JPH034177A - ロジックアナライザ - Google Patents
ロジックアナライザInfo
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- JPH034177A JPH034177A JP14034589A JP14034589A JPH034177A JP H034177 A JPH034177 A JP H034177A JP 14034589 A JP14034589 A JP 14034589A JP 14034589 A JP14034589 A JP 14034589A JP H034177 A JPH034177 A JP H034177A
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- Japan
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- circuit
- array
- logic
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- trigger
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- Pending
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- 238000012360 testing method Methods 0.000 claims description 6
- 238000001514 detection method Methods 0.000 abstract description 9
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のハードウェア解析に用いられる
ロジックアナライザに関する。
ロジックアナライザに関する。
従来、この種のロジックアナライザは、トリガ条件の設
定に際し複数の入力信号のパターンの一致検出、エツジ
検出、およびグリッジ検出の組合せで指定することがで
きるが、これらの組合せは各要素のＡＮＤ条件に限られ
ていた。
定に際し複数の入力信号のパターンの一致検出、エツジ
検出、およびグリッジ検出の組合せで指定することがで
きるが、これらの組合せは各要素のＡＮＤ条件に限られ
ていた。
上述した従来のロジックアナライザは、トリガ条件の設
定が入力信号のＡＮＤ条件による組合せに限られている
ので、被測定装置のタイミング測定の際、入力信号のＯ
Ｒ条件やＮＯＴ条件およびＡＮＤ条件とＯＲ条件との組
合せというようなトリガ条件が指定できないため、うま
くトリガできない場合があるという欠点がある。このた
め、従来は、被測定装置に測定用のＡＮＤ回路やＯＲ回
路を付加し、これらの出力をロジックアナライザに入力
しなければならないという欠点がある。
定が入力信号のＡＮＤ条件による組合せに限られている
ので、被測定装置のタイミング測定の際、入力信号のＯ
Ｒ条件やＮＯＴ条件およびＡＮＤ条件とＯＲ条件との組
合せというようなトリガ条件が指定できないため、うま
くトリガできない場合があるという欠点がある。このた
め、従来は、被測定装置に測定用のＡＮＤ回路やＯＲ回
路を付加し、これらの出力をロジックアナライザに入力
しなければならないという欠点がある。
本発明のロジックアナライザは、配線を電気的に変更可
能なＡＮＤアレイ、およびその出力が接続されている配
線を電気的に変更可能なＯＲアレイから構成されるロジ
ック・アレイ回路と、このロジック・アレイ回路に対し
て任意のロジック機能を設定する手段と、被測定装置か
ら与えられる入力信号をこのロジック・アレイ回路に加
えることによって得られる信号をトリガとしてタイミン
グ測定を行なう手段とを具備することを特徴とする。
能なＡＮＤアレイ、およびその出力が接続されている配
線を電気的に変更可能なＯＲアレイから構成されるロジ
ック・アレイ回路と、このロジック・アレイ回路に対し
て任意のロジック機能を設定する手段と、被測定装置か
ら与えられる入力信号をこのロジック・アレイ回路に加
えることによって得られる信号をトリガとしてタイミン
グ測定を行なう手段とを具備することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
ロジック・アレイ回路３以外の各ブロックは従来のロジ
ックアナライザと同じである。プローブ１は被測定装置
との接続に用いられる。データ入力回路２は入力信号を
ＴＴＬレベルに変換し、ロジック・アレイ回路３とトレ
ースメモリ５に出力する。ロジック・アレイ回路３はキ
ーボード８からの設定で任意のロジック機能を実現し、
データ入力回路２からの信号のＡＮＤ条件、ＯＲ条件の
組合せの結果をトリガ検出回路４に出力する。トレース
メモリ５は測定データを格納する。トリガカウンタ６は
トリガ検出回路４で検出されるトリガ条件が一致した回
数をカウントし、トレースメモリへの測定データの格納
を制御する。タイムベース回路７は測定データのサンプ
リング周期を制御する。マイクロプロセッサ９はロジッ
クアナライザ全体の動作を制御する。測定条件の設定お
よび表示は、キーポー１８１表示制御回路１０．ＣＲＴ
ｌｌを使用して行なわれる。
ックアナライザと同じである。プローブ１は被測定装置
との接続に用いられる。データ入力回路２は入力信号を
ＴＴＬレベルに変換し、ロジック・アレイ回路３とトレ
ースメモリ５に出力する。ロジック・アレイ回路３はキ
ーボード８からの設定で任意のロジック機能を実現し、
データ入力回路２からの信号のＡＮＤ条件、ＯＲ条件の
組合せの結果をトリガ検出回路４に出力する。トレース
メモリ５は測定データを格納する。トリガカウンタ６は
トリガ検出回路４で検出されるトリガ条件が一致した回
数をカウントし、トレースメモリへの測定データの格納
を制御する。タイムベース回路７は測定データのサンプ
リング周期を制御する。マイクロプロセッサ９はロジッ
クアナライザ全体の動作を制御する。測定条件の設定お
よび表示は、キーポー１８１表示制御回路１０．ＣＲＴ
ｌｌを使用して行なわれる。
第２図はロジック・アレイ回路３を構成する基本構成図
である。ロジックアレイはＡＮＤアレイ２１、○Ｒアレ
イ２２．電気的にオン／オフ可能なプログラマブルスイ
ッチ８１〜Ｓ１０．およびインバータ２４からなる複数
のロジック・セグメントから構成されている。
である。ロジックアレイはＡＮＤアレイ２１、○Ｒアレ
イ２２．電気的にオン／オフ可能なプログラマブルスイ
ッチ８１〜Ｓ１０．およびインバータ２４からなる複数
のロジック・セグメントから構成されている。
次にロジック・アレイ回路３の動作について説明する。
ロジック・アレイ回路３はデータ入力回路２とトリガ検
出回路４の間に位置し、データ入力回路２から出力され
る信号に対し、ＡＮＤ条件。
出回路４の間に位置し、データ入力回路２から出力され
る信号に対し、ＡＮＤ条件。
ＯＲ条件の組合せによる論理演算を行なった結果をトリ
ガ検出回路４に出力する。ＡＮＤ条件、ＯＲ条件の組合
せはキーボード８から任意に設定可能であり、ロジック
・アレイ回路３は第２図に示すようなロジック・セグメ
ントが測定可能チャンネル数だけ接続されている。ロジ
ック・アレイ回路３は電気的にオン／オフ可能なプログ
ラマブルスイッチＳ１〜Ｓ８のオン／オフにより、入力
信号工１あるいはインバータ２４による否定信号をＡＮ
Ｄアレイ２１に加え、さらにプログラマブルスイッチ８
９．ＳＩＯによりＯＲアレイ２２に加えることで任意の
ロジック機能を実現できる。ロジック・アレイ回路３か
ら出力される論理演算結果と外部トリガ条件によってト
リガ検出回路４は大きな融通性をもつトリガ条件を設定
できることになる。
ガ検出回路４に出力する。ＡＮＤ条件、ＯＲ条件の組合
せはキーボード８から任意に設定可能であり、ロジック
・アレイ回路３は第２図に示すようなロジック・セグメ
ントが測定可能チャンネル数だけ接続されている。ロジ
ック・アレイ回路３は電気的にオン／オフ可能なプログ
ラマブルスイッチＳ１〜Ｓ８のオン／オフにより、入力
信号工１あるいはインバータ２４による否定信号をＡＮ
Ｄアレイ２１に加え、さらにプログラマブルスイッチ８
９．ＳＩＯによりＯＲアレイ２２に加えることで任意の
ロジック機能を実現できる。ロジック・アレイ回路３か
ら出力される論理演算結果と外部トリガ条件によってト
リガ検出回路４は大きな融通性をもつトリガ条件を設定
できることになる。
以上説明したように本発明は、従来のロジックアナライ
ザに任意のロジック機能に設定可能なロジック・アレイ
回路を内蔵することにより、タイミング測定の際のトリ
ガ条件を入力信号のＡＮＤ条件とＯＲ条件を組合せた最
適な条件に設定することが可能となり、従来被測定装置
に付加していたトリガ条件設定のためのＡＮＤ回路やＯ
Ｒ回路が不要となるので、測定の融通性と、数多くのト
リガ条件を選択できるという効果を奏する。
ザに任意のロジック機能に設定可能なロジック・アレイ
回路を内蔵することにより、タイミング測定の際のトリ
ガ条件を入力信号のＡＮＤ条件とＯＲ条件を組合せた最
適な条件に設定することが可能となり、従来被測定装置
に付加していたトリガ条件設定のためのＡＮＤ回路やＯ
Ｒ回路が不要となるので、測定の融通性と、数多くのト
リガ条件を選択できるという効果を奏する。
第１図は本発明の一実施例のブロック図、第２図は第１
図中のロジック・アレイ回路の基本構成図である。 １・・・プローブ、２・・・データ入力回路、３・・・
ロジック・アレイ回路、４・・・トリガ検出回路、５・
・・トレースメモリハ ６・・・トリガカウンタ、７・
・・タイムベース回路、８・・・キーボード、９・・・
マイクロプロセッサ、１０・・・表示制御回路、１１・
・・ＣＲＴ。 ２１・・・ＡＮＤアレイ、２２・・・ＯＲアレイ、Ｓ１
〜ＳＩＯ・・・プログラマブルスイッチ、２４・・・イ
ンバータ。
図中のロジック・アレイ回路の基本構成図である。 １・・・プローブ、２・・・データ入力回路、３・・・
ロジック・アレイ回路、４・・・トリガ検出回路、５・
・・トレースメモリハ ６・・・トリガカウンタ、７・
・・タイムベース回路、８・・・キーボード、９・・・
マイクロプロセッサ、１０・・・表示制御回路、１１・
・・ＣＲＴ。 ２１・・・ＡＮＤアレイ、２２・・・ＯＲアレイ、Ｓ１
〜ＳＩＯ・・・プログラマブルスイッチ、２４・・・イ
ンバータ。
Claims (1)
- 配線を電気的に変更可能なＡＮＤアレイ、およびその出
力が接続されている配線を電気的に変更可能なＯＲアレ
イから構成されるロジック・アレイ回路と、このロジッ
ク・アレイ回路に対して任意のロジック機能を設定する
手段と、被測定装置から与えられる入力信号をこのロジ
ック・アレイ回路に加えることによって得られる信号を
トリガとしてタイミング測定を行なう手段とを具備する
ことを特徴とするロジックアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14034589A JPH034177A (ja) | 1989-06-01 | 1989-06-01 | ロジックアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14034589A JPH034177A (ja) | 1989-06-01 | 1989-06-01 | ロジックアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034177A true JPH034177A (ja) | 1991-01-10 |
Family
ID=15266670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14034589A Pending JPH034177A (ja) | 1989-06-01 | 1989-06-01 | ロジックアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006255131A (ja) * | 2005-03-17 | 2006-09-28 | Citizen Watch Co Ltd | 時計バンド |
-
1989
- 1989-06-01 JP JP14034589A patent/JPH034177A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006255131A (ja) * | 2005-03-17 | 2006-09-28 | Citizen Watch Co Ltd | 時計バンド |
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