JPH0342040B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、複数の着信信号路における反復フレ
ーム期間の個々の時間スロツト中に同時に到着す
る８ビツト語すなわちバイトのような２進符号語
を、介在する時間的及び／又は空間的転換を有す
る同数の送出信号路へ選択的転送するために、時
分割多重化（TDM）モードで動作するスイツチ
ング・ユニツトに関する。

〔発明の背景〕

通常のPCM（パルス符号変調）電話又は他の通
信システムにおいて、かかるフレーム期間は、例
えば30の音声チヤンネルと２つのサービスチヤン
ネルを含むそれぞれの信号チヤンネルに割当てら
れた32の時間スロツトへと分割され；かくして、
32チヤンネルからなるグループが各信号路に充当
される。各時間スロツトは一般に4μsの期間を持
ち、これは500ns期間の８ビツト間隔、すなわち、
デイジタル化された音声サンプルの８ビツト・コ
ーデイングに相当する。時間的及び／又は空間的
転換は、いずれかの着信チヤンネルから、それと
連通している同じ又は異なる信号路上で、いずれ
かの送出チヤンネルへの音声サンプル又は管理信
号の転送を可能にする。

例えば、米国特許請求の範囲第4093827号及び
第4154982号には、この型式のスイツチング・ユ
ニツト又は対称時分割マトリツクス（STM）が
開示されている。特にそれらの特許のうちの初め
のものに記述されているように、直列／並列変換
器は、各時間スロツト中に、８つの着信信号路又
は接合部から入力される各バイトの直列ビツトを
同時に受信する。これら受信ビツトはその後、一
回に１バイトづつ、音声メモリへと並列に転送さ
れ、それぞれのセルに一時的に記憶される。電話
マーカとして作用する外部源からのアドレス命令
による制御下でのそのメモリからの読出しは、直
列変換器が各バイトのビツトをそのメモリから並
列に受信し、それらビツトを、指定された時間ス
ロツト中に、その送出信号路又はそれらが向けら
れている接合部へと直列に転送することによつて
行われる。

〔発明の目的〕

本発明の目的は、制限された数の着信及び送出
信号路による相互通信PCMチヤンネルの単なる
連結以外の動作においてマイクロプロセツサのよ
うな指令ユニツトとの協働を容易にするために、
通常の型式のスイツチング・ユニツトを融通性を
改良することにある。

更に特定するに、この発明は、複数セツトの着
信信号路と１つ又はそれ以上のセツトの送出信号
路との間における選択的接続を可能にする大きな
構成に同様なユニツトでもつて組み合わされる性
質のスイツチング・ユニツトを提供することにあ
る。

本発明の更に別な目的は、例えば、回線を着る
ため、または接続操作中にいずれかの送出信号路
への符号語の読出しを任意に阻止するためのスイ
ツチング手段を提供することにある。

〔発明の概要〕

本発明によるスイツチング・ユニツトは第１の
読み／書きメモリを備えている。この第１メモリ
はすべての着信信号路から１つのフレーム期間中
に到着するすべての符号語を一時的に記憶するた
めのセルを備えている。第１メモリにはさらに、
着信信号路に接続可能で、フレーム期間の各時間
スロツトの１つ又はそれ以上の書込み相中に、関
連のタイミング手段の制御下において、到着する
符号語を所定の順序でそのセルに書き込むための
ローデイング手段が設けられている。このメモリ
には更に、その送出信号路に接続可能で、第２の
読出し／書込みメモリに記憶されている経路指示
情報に基いて、書き込まれている符号語のすべて
または一部を順次読み出すためのアンローデイン
グ手段が設けられている。時間スロツト当り少な
くとも一度の読出し相中において第２の読出し／
書込みメモリのセルが走査されて、第１メモリの
セルのアドレスが得られ、その内容がフレーム期
間中にそのアンローデイング手段によりそれぞれ
の送出チヤンネルへと連続して読み出される。こ
の第２のメモリは、書込み相においてかかる経路
指示情報を受信するための入力手段と、タイミン
グ手段により制御されて、その読出し相中にその
情報を第１のメモリのアドレス入力へと配送する
ための出力手段とを持つている。経路指示情報
は、関連の指令ユニツトからの命令に応答して書
込み相中に供給される新しい情報により置き換え
られるまで、第２のメモリに記憶保持され、その
命令は、そうした命令のあるものに応動して、い
ずれかの送出信号路へのその内容の転送を阻止す
るためにその第２のメモリの出力手段と第１のメ
モリのアドレス入力によりその後者の対応するセ
ルへと伝送可能な禁止すなわち“話中”ビツトで
もつて記憶されているセルアドレスを補足するた
めの回路装置を含む復号手段へと給送される。

本発明による２つ又はそれ以上のスイツチン
グ・ユニツトを含む大きなスイツチング・アレイ
において、それぞれのアンローデイング手段は同
じセツトの送出信号路へと並列（ORゲートを用
いて）に接続されており、かかる禁止ビツトの利
用によつて、１つ又はそれ以上のフレーム期間中
に或はその個々の時間スロツト中に、いずれかの
スイツチング・ユニツトからの読出しの阻止を可
能にし、以つて、そうした送出信号路は幾つかの
ユニツトにおいてそれぞれ終端している異なるセ
ツトの着信信号路からの符号語を選択的に受信で
きる。個々のスイツチング・ユニツトの読出し
は、通常の動作の中断及び新しいマイクロプログ
ラムの開始に際し、１フレーム期間にわたつて阻
止することも可能である。

〔実施例の説明〕

添付図面を用いて本発明の上記及び他の及び他
の特長を以下に詳細に記述する。

第１図を参照するに、そこには、集合的に１２
として指定されてる８つの着信信号路からの音声
サンプル（バイト単位でデイジタル化されてい
る）を、集合的に１３として指定されている８つ
の送出信号路へと選択的に転送するためのTDM
スイツチング・ユニツトECが示されている。
各々が反復フレーム期間のそれぞれの時間スロツ
トに割りあてられた32チヤンネルからのビツトを
運ぶ信号路１２は直列／並列変換器SPにおいて
終端し、そこからは、８芯リード１５がバイトメ
モリMSのローデイング入力へと延びている。メ
モリMSのアンローデイング出力からの８芯リー
ドは送出信号路１３へと通じている並列／直列変
換器PSへと延びている。２つの変換器SP及びPS
は、例示されていないマススークロツクからワイ
ヤ１を介して4.096MHzのクロツクパルスCKとワ
イヤ２を介して8KHzのフレーム同期パルス
SYNCとを受信するタイムベースBTの出力リー
ド３上における歩進パルスと３芯出力リード４上
における３ビツト転送コードとによつて制御され
る。リード３上における歩進パルスはクロツクパ
ルスCKの半分であるので、それにより、ビツト
間隔すなわち約500nsの動作サイクルを確立する。
歩進パルスによつて進められる３段グループカウ
ンタGCから転送コードが発生する。タイムベー
スBTは更に、マルチプレクサMXと論理回路網
LCとにおいて終端している分岐を持つリード５
上に、前記歩進パルスの歩進度（cadence）に対
応する3.9μsの時間にわたつて、方形波の形のス
イツチング・パルスを出力する。グループカウン
タGCは５段チヤンネルカウンタCCと縦続接続さ
れ両カウンタの各段はフレーム同期パルスSYNC
を受信するワイヤ２に接合された１つのリードを
持つバス７のそれぞれのリードに接続されてい
る。かくして、カウンタGC及びCCからは８ビツ
トのアドレスコードが発生し、その下位３ビツト
でそのグループを判定し、上位５ビツトで転送動
作での所定の瞬間に含まれるチヤンネルを判定す
る。そのアドレスコードは更に、多芯リード６に
よりマルチプレクサMXの１つの入力へと転送さ
れ、そのマルチプレクサMXからは、多芯リード
８がメモリMSのアドレス入力へと延びている。
リード５上におけるスイツチング・パルスと一致
している書込み可能化パルスは、それぞれのリー
ド１０及び２７を介して、メモリMSの読出し／
書込み入力と論理回路網LCとに送られる。尚上
記タイムベースBTの動作を第６図に波形図を用
いて示す。

論理回路網LCは、別のメモリMCの助けでも
つてメモリMSを読み出すための経路指示情報、
並びに、マイクロプロセツサMPとして示されて
いる関連の指令ユニツトから母線２２を介して得
られる命令語として使用されるデータ語を受信す
る。論理回路網LCに対する制御信号は、リード
２３，２４，２５及び２６からなる別な母線を介
してマイクロプロセツサMPから与えられる。更
に別の制御リード５５が新しい一連の動作を開始
させるために設けられている。

バイトメモリMSと同じ数（この例では256）
のセルを持つ経路指示メモリMCは、その内容が
読出し相中に変換器PSへと読み出される。予定
のメモリMSのセルを判定する情報を記憶する。
メモリMCは、回路網LCからの８芯リード１８
及び単芯リード１９にそれぞれ接続されている主
及び補助データ入力と、多芯リード２０及び単芯
リード２１を介して９段バツフアレジスタREに
接続されている対応する出力とを持ち、９段バツ
フアレジスタREの一方の出力である８芯出力リ
ード１４はマルチプレクサMXの第２の入力に接
続され、他方の出力リード１７はメモリMSの読
出し禁止入力に通じている。レジスタREは、リ
ード３上に現われる歩進パルスによる制御下での
引続く読出しのためにメモリMCから受信したビ
ツトを記憶する。

最後に、８芯リード９と単芯リード１１とは論
理回路網LCからメモリMCのアドレス入力及び
読出し／書込み入力へと延在している。高速クロ
ツクパルスCKを運んでいるワイヤ１の分岐はそ
の論理回路網にも通じている。

２つの変換器SP及びPSは前述の米国特許第
4093827号に記述されているのと同じ型式で、各
変換器は８から15に及ぶ異なる数の段を持つ８つ
のレジスタを含んでいる。しかしながら、こうし
た変換器は、各々が後で第５図を参照して記述さ
れるような64の記憶素子を持つ１対の直角マトリ
ツクスにより置き換えられても良い。第１図に示
されている変換器の場合、メモリMSは、各
500nsビツト間隔の書込み相中における着信バイ
トをそのセルの１つに受け入れ、そしてかかる放
出がリード２１及び１７を介してメモリMCから
同じ読出し相において受信される禁止すななち
“話中”ビツトにより阻止されるのでなければ、
同じ間隔の読出し相中に１つのバイトを放出す
る。勿論のことに、メモリMCはセル当り９つの
記憶素子を必要とし；それらの記憶素子はすべて
非破壊的に読み出されるものである。

ここでは、第２図を参照して論理回路網LCが
記述される。この回路網は入力回路BIを含み、
そこには、７ビツトデータ語又は４ビツト命令語
が母線２２を介して第１図のマイクロプロセツサ
MRから伝達される。データ語の２つの上位ビツ
トを運んでいる２つの出力リード２９及び３０は
入力回路BIから復号器DC１へと延び；復号器
DC１はリード３１を介してANDゲートＰ２はリ
ード２３に結合された反転入力と、リード６１及
び６２によりＤ型フリツプフロツプＦ１のリセツ
ト出力と同様のフリツプフロツプＦ２のセツト
出力Ｑとにそれぞれ接続された２つの非反転入力
を持ち；両フリツプフロツプのクロツク入力ｃ１
はワイヤ１に並列に接続されている。フリツプフ
ロツプＦ１のデータ入力Ｄは、その入力がリード
２４，２５及び２６にそれぞれ通じている
NANDゲートＰ１の出力リード３６に接続さ
れ；フリツプフロツプＦ１のセツト出力はリード
３７を介してフリツプフロツプＦ２のデータ入力
に接続されている。リード６１及び６２は更に、
ANDゲートＰ３の２つの非反転入力に接続され、
ANDゲートＰ３はリード２３に通じた第３の入
力（非反転）と、命令レジスタRG５の可能化入
力に接続された出力リード３８とを持つている。
４つのアドレスレジスタRG１，RG２，RG３及
びRG４は、復号器DC１のそれぞれの出力に接続
された可能化入力と、入力回路BIから延びてい
る５芯リード２８に接続されたデータ入力とを持
つている。更に特定するに、レジスタRG１は、
そのバイトがそれぞれの着信信号路１２上に入る
８つのチヤンネルグループのうちの１つを判定す
る３ビツトコードを受信し、レジスタＲ２はかか
るグループの32チヤンネルのうちの１つを判定す
る５ビツトコードを受信し、レジスタRG３は送
出信号路１３に割り当てられる８つのチヤンネル
グループのうちの１つを判定する３ビツトコード
を受信し、レジスタRG４は送出チヤンネルグル
ープのうちの特定のチヤンネルを判定する５ビツ
トコードを受信する。

レジスタRG１〜RG４はそれぞれの多芯リー
ド５０，５１，４８及び４９により４つのマルチ
プレクサSW１〜SW４の対応する入力に連通し
た出力を持つている。これらのマルチプレクサ
は、メモリMC（第１図）のデータ多芯リード１
８及びアドレス多芯リード９を、順次アドレスを
発生するタイムベースBTのカウンタGC，CCか
又はマイクロプロセツサMPからデータ母線２２
を介して受信する経路指示情報を記憶するレジス
タRG１〜RG４のいずれかに接続するように適
合された切換え回路の１部を形成している。この
ために、マルチプレクサSW１及びSW３はグル
ープカウンタGCから出ている多芯リード７の３
芯副リード７ａに接続された他の入力を持ち、マ
ルチプレクサSW２及びSW４はチヤンネルカウ
ンタSCから出ている５芯副リード７ｂに接続さ
れた他の入力を持つている。マルチプレクサSW
１及びSW３においてそれぞれ終端している多芯
リード５０及び４８は各々３本のリードを持つ一
方、マルチプレクサSW２及びSW４へと延びて
いる多芯リード５１及び４９は５芯型式である。
従つて、マルチプレクサSW１及びSW２の出力
は多芯リード１８の３本及び５本にそれぞれ接続
され、マルチフレクサSW３及びSW４の出力は
多芯リード９の３本及び５本にそれぞれ接続され
ている。

マルチプレクサSW１〜SW４は各々がタイム
ベースBTにより各ビツト間隔又はメモリサイク
ルの前半において出されるスイツチング・パルス
を運ぶリード５に結合された１つの入力を持つそ
れぞれのANDゲートＰ７〜Ｐ１０の出力に接続
されたスイツチング入力を持ち；それ故、それら
のゲートは書込み相中にのみ導通される。読出し
相を表わしている各メモリサイクルの後半では、
データ多芯リード１８がマルチプレクサSW１及
びSW２を介してレジスタRG１及びRG２に接続
される一方、アドレス多芯リード９がマルチプレ
クサSW３及びSW４を介してタイムベースBTの
カウンタGC及びCCに接続される。書込み相にお
けるマルチプレクサの位置決めは、命令レジスタ
RG５の２つの出力リード３９及び４０に接続さ
れた入力を持つ復号器DC２の助けでもつてその
レジスターの内容によつて決定される。電圧がリ
ード３９及び４０にないときに付勢される復号器
DC２の３つの反転出力は、それぞれのリード４
１，４２及び４３により、フリツプフロツプＦ
３，Ｆ４及びＦ５のデータ入力に接続されてい
る。２つの他のフリツプフロツプＦ６及びＦ７
は、それぞれのリード４４及び４５を介して、レ
ジスタRG５の２つの別な出力に接続されたデー
タ入力を持つている。フリツプフロツプＦ３は、
タイムベースBTによつて出力される2.048MHzの
方形波の高電圧半サイクルの後縁による各メモリ
サイクルの中央すなわち各読出し相の始めにおけ
るスイツチングのために、インバータ１１を介し
てリード５に接続されたそのクロツク入力を持つ
ている。フリツプフロツプＦ４，Ｆ５及びＦ６の
クロツク入力はワイヤ２（第１図）からの8KHz
のフレームパルスSYNCを受信する多芯リード７
のリード７ｃに接続されている。フリツプフロツ
プＦ７はリード６３によりNANDゲートＰ４の
出力に接続されたそのクロツク入力を持ち、
NANDゲートＰ４はリード４６を介してフリツ
プフロツプＦ３のセツト出力に接続された入力
と、リード５４を介してフリツプフロツプＦ６の
リセツト出力に接続された入力とを持つている。
更に、リード６３はNANDゲートＰ５の一方の
入力に通じ、その他方の入力はタイムベースBT
の出力リード２７に通じ、その出力はリード１１
に通じ、通常では、読出し可能化電圧をメモリ
MCの読出し／書込み入力に印加している。

フリツプフロツプＦ３はリード４７及びORゲ
ートＯ２を介してANDゲートＰ９の第２の入力
に接続されたリセツト出力を持ち；ORゲートＯ
２の別な入力は、フリツプフロツプＦ５のリセツ
ト入力から出て、ORゲートＯ１の入力にも延び
ているリード５３に接続され、ORゲートＯ１の
出力はANDゲートＰ８の第２の入力に通じてい
る。フリツプフロツプＦ４のリセツト出力に接続
されているリード５２はANDゲトＰ７及びORゲ
ートＯ１の第２の入力に通じている。

マイクロプロセツサMPの出力リード５５は、
インバータ１２を介して、そのデータ入力が恒久
的に付勢されているＤ型フリツプフロツプＦ８の
クロツク入力に接続されている。フリツプフロツ
プＦ８はリード５６により同様なフリツプフロツ
プＦ９のデータ入力に通じるセツト出力を持ち、
フリツプフロツプＦ９のセツト出力は、リード５
８により、ANDゲートＰ１１の第１の入力とフ
リツプフロツプＧ１０のデータ入力とに接続され
ている。ANDゲートＰ１１の第２の入力はリー
ド５９によりフリツプフロツプＦ１０のリセツト
出力に接続され、ANDゲートＰ１１の出力リー
ド５７はフリツプフロツプＦ８のリセツト入力Ｒ
と、フリツプフロツプＦ６及びＦ７のセツト入力
Ｓとに接続されている。フリツプフロツプＦ７は
禁止ビツトをメモリMCに供給するリード１９に
接続されたセツト出力を持つている。フリツプフ
ロツプＦ９及びＦ１０はリード７ｃに通じるクロ
ツク入力を持つている。NANDゲートＰ６はリ
ード４６及び５４によりゲートＰ４の入力に並列
に接続された入力と、レジスタRG５のリセツト
入力に通じる出力リード６０とを持つている。

論理回路網LCの動作において、NANDゲート
Ｐ１はマイクロプロセツサMPからの転送指令
と、そのマイクロプロセツサにおけるデータ又は
命令の可用性を示す書込み可能化信号と、第３図
及び第４図に示されているようなアレイでの幾つ
かのかかるユニツトの中で第１図のスイツチン
グ・ユニツトECを判定する選択信号とを含むそ
れぞれの制御信号を持つリード２４，２５及び２
６の同時的付勢によつてカツトオフされる。そう
した信号はユニツトECの動作サイクルに関して
同期して生じるので、それらはワイヤ１上におけ
るクロツク信号CKの出現に際してのみ有効にな
る。そこで、フリツプフロツクＦ２とともに前以
つてセツトされているフリツプフロツプＦ１はそ
の出力リード６１を付勢するようにリセツトさ
れ、フリツプフロツプＦ２の出力リード６２も付
勢される。それ故、ビツト間隔の半分に対して
は、ANDゲートＰ３かあるいはANDゲートＰ２
が、リード２３に電圧があるのかどうかに依存し
て導通することになる。もしもマイクロプロセツ
サからのメツセージが経路指示情報を含むとする
と、リード２３が消勢されて、その結果、ゲート
Ｐ２が導通し、そしてリード３１を介して復号器
DC１が作動され、レジスタRG１〜RG４の１つ
（リード２９及び３０上における２ビツト・コー
ドにより判定される）を出力多芯リード２８のう
ちの対応するリードへと切り換えて、それぞれの
アドレスビツトを回路BIから受信する。もしも
そのメツセージが命令であれば、リード２３上に
おける電圧がANDゲートＰ３を開き、以つて、
レジスタRG５がリード３８を通して駆動され
て、その同じリードを介してその命令を受信す
る。

レジスタRG５に命令語が記憶されていない場
合、出力リード３９，４０，４４及び４５は消勢
されるが、復号器DC２の出力リード４１〜４３
は能動状態にある。かくして、フリツプフロツプ
Ｆ３，Ｆ４及びＦ５がセツトされて、それらの出
力リード４７，５２及び５３上におけ電圧が低く
なり、切換え回路の４つのANDゲートＰ７〜Ｐ
１０をカツトオフする。それ故、各動作サイクル
の書込み相では、マルチプレクサSW３及びSW
４が副多芯リード７ｂ及び７ｂにそれぞれ接続さ
れる一方、マルチプレクサSW１及びSW２が、
読出し相におけるのと同じく、レジスタRG１及
びRG２に連通する。しかしながら、フリツプフ
ロツプＦ６がリセツトされていて、リード４６及
び５４が共に高い論理レベルにあるので、
NANDゲートＰ４及びＰ６はカツトオフされ；
ゲートＰ５がゲートＰ４により阻止されるので、
リード２７上に周期的に現われる書込み可能化パ
ルスは遮断されないことになり、リード１１上に
通常存在する読出し可能化電圧、すなわち、メモ
リMCの内容は変わらないままに維持され、相互
接続されている対のPCMチヤンネル間における
連続せる連通を可能にする。

新しい接続が確立されようとするときには、関
係のある着信及び送出グループ及びチヤンネルに
ついての判定コードがマイクロプロセツサMPに
よりデータ母線２２上に連続して送られて、前に
も述べたように、対応するレジスタRG１〜RG
４に入れられる。次に、マイクロプロセツサはレ
ジスタRG５に記憶される予定の単一接続命令を
送信し；それに応答して、復号器DC２がその出
力リード４１を消勢し、以つて、フリツプフロツ
プＦ３がその次の読出し相においてリセツトされ
て、その出力リード４６及び４７の電圧レベルを
反転し、NANDゲートＰ４及びＰ６を導通させ
そしてゲートＰ５，Ｐ９及びＰ１０の阻止を解除
する。そこで、リード６０上における電圧がレジ
スタRG５を一掃してフリツプフロツプＦ３をす
ぐ後に続く読出し相において前のセツト状態へと
戻し；その介在する書込み相では、マルチプレク
サSW３及びSW４が連動せるアドレスレジスタ
RG３及びRG４の出力多芯リード４８及び４９
上へと切り換えられる一方、リード１１上におけ
る電圧が低レベルに変わつて、メモリMCにおけ
る書込みを可能にする。かくして、レジスタRG
１及びRG２に記憶されているメモリMSのセル
についてのアドレスは、多芯リード１８を介し
て、その瞬間に多芯リード９上に現われるレジス
タRG３及びRG４の内容により判定されるメモ
リMCのセルに入れられる。メモリMCにおける
それ以上の書込みは、別な命令がマイクロプロセ
ツサによつて供給されるまで行われない。

メモリMCの対応するセルに禁止ビツトを挿入
することにより現存する接続を遮断させるには同
じ処理が使用できる。しかしながら、この例にお
いて、マイクロプロセツサから受信されそしてレ
ジスタRG５に記憶される命令語はまた出力リー
ド４５を付勢するので、NANDゲートＰ４の導
通に応答して、フリツプフロツプＦ７がセツトさ
れそしてメモリMCの補助的データ入力において
終端しているその出力リード１９上に高い論理レ
ベルを発生する。多芯リード１８を介してそのメ
モリの主データ入力へと同時に転送されるレジス
タRG１及びRG２の内容は、メモリMCのアドレ
ス指定されたセルにおける禁止ビツトの存在がレ
ジスタRG３及びRG４の内容により判定された
メモリMCのセルのあらゆる読出しを防止するの
で、この例では重要でない。レジスタRG５が一
掃されると、フリツプフロツプＦ７のデータ入力
が消勢されるので、このフリツプフロツプがリセ
ツトされ、そしてリード１９の電圧が禁止ビツト
の放出を要請しない引続く命令に応答したゲート
Ｐ４の導通に際して低くなる。

さて、ここでは、フレーム期間（例えば、サー
ビスチヤンネルに割当られたもの）の単一の時間
スロツトからの着信バイトが256の送出チヤンネ
ルのすべてに伝達される場合を仮定しよう。この
目的のためにマイクロプロセツサは、レジスタ
RG１及びRG２に対応するグループ及びチヤン
ネル・コードが装填された後に、複合−接続命令
を送出する。この命令は復号器DC２に影響しな
いが、レジスタRG５の出力リード４４のみを付
勢し、以つて、フリツプフロツプＦ６はリード７
ｃ上におけるその次のフレーム同期パルスSYNC
に応答してセツトされる。リード５４の結果的消
勢はNANDゲートＰ４及びＰ６を導通させるの
で、レジスタRG５が一掃されそしてNANDゲー
トＰ５が、引続く書込み可能化パルス２７を、反
転された形態において、リード１１へそしてメモ
リMCの読出し／書込み入力へと通過させる状態
下に置かれる。そうしたパルスが与えられると、
レジスタRG１及びRG２の内容が、タイムベー
スBTカウンタGC及びCCによる書込み中にアド
レス指定されたメモリMCのセルのすべてへと、
それらが読出し中に走査されたのと同じ順序にお
いて給送される。かくして、パルスSYNCにより
スタートされる125μsのフレーム期間において多
芯リード１６により変換器PSへと配送されるバ
イトはすべて同一であつて、メモリMSの指定さ
れたセルに書き込まれる語に対応している。この
動作モードにおいても、メモリMSは非破壊的に
読み出されることが必要である。ここで考えられ
ているフレーム期間の終りにおいて、リード７ｃ
上における別なパルスSYNCはフリツプフロツプ
Ｆ６をリセツトして、前の状態を回復する。

禁止ビツトは、レジスタRG５の出力リード４
４及び４５を同時に付勢する更に別な命令の助け
でもつて、メモリMCの各セルに同様に入れられ
るので、メモリMSの読出しが阻止される。この
場合、レジスタRG１及びRG２の内容は無関係
である。

診断用又は試験用としては、すべての着信チヤ
ンネルのバイトを、空間的又は時間的転換なしに
すなわちそれらの着順において、対応する送出チ
ヤンネルへと転送することが望ましいこともある
ので、スイツチング・ユニツトECは完全に“透
明”であると考えられて良い。この動作モードで
は、レジスタRG５に入れられた場合に、復号器
DC２がその出力リード４２を消勢させる命令の
出力のみを必要とし、以つて、フリツプフロツプ
Ｆ４はリード７ｃ上における次のフレームパルス
SYNCによつてリセトされて、その出力リード５
２上に高い論理レベルを発生する。ANDゲート
Ｐ７及びＰ８の結果的導通は、各書込み相中に、
マルチプレクサSW１及びSW２を、マルチプレ
クサSW３及びSW４と並列に、副多芯リード７
ａ及び７ｂ上へと切り換えるので、メモリMCの
すべてのセルにはメモリMSの相応するセルのア
ドレスが装填されて、アンローデイング中での走
査がローデイング中と同じ順序において行われる
ことになる。リード４４上における高い論理レベ
ルによる全フレーム期間に対する書込みは前の２
つの例におけるのと同様に行われ、結果的に、フ
リツプフロツプＦ６をセツトする。

純粋に空間的な転換に対して、所定の着信信号
路のバイトがすべて、それらの着順に、選択され
た送出信号路へと転送されるものとすると、そう
した２つの通路を判定するグループ・コードはレ
ジスタRG１及びRG３にそれぞれ入れられる。
次に、レジスタRG５に記憶されていて復号器DC
２によつて検出される命令語がリード４３を消勢
して、次のフレームパルスSYNCによりフリツプ
フロツプＦ５をリセツトするので、リード５３が
付勢されて、ANDゲートＰ８及びＰ９の阻止状
態を解除する。かくして、マルチプレクサSW２
及びSW３は、カウンタCCによつて発生されたチ
ヤンネルアドレスを運んでいる副多芯リード７ｂ
及びレジスタRG３の出力多芯リード４８上へと
それぞれ切り換えられる。リード４４上における
電圧は、レジスタRG３におけるグループコード
により判定されたメモリMCのセルがレジスタ
RG１におけるコードにより判定されたグループ
のチヤンネルに割当てられたメモリMSのそれぞ
れのセルのアドレスを受信する書込み相でのフレ
ーム期間に対して、フリツプフロツプＦ６を再び
セツトする。

この処置に対しても同様であるが、リード４５
が付勢されたときでの選択された送出信号路に対
する読出しは適当な命令語の助けでもつて阻止さ
れる。かかる状況においても、レジスタRG１の
内容は、勿論、無関係である。

マイクロプロセツサが開始パルスをリード５５
上に送出すると、その後縁が通常リセツトされて
いるフリツプフロツプＦ８をセツトし、それに縦
続接続されているフリツプフロツプＦ９はリード
７ｃ上におけるその次のフレームパルスSYNCに
よつてセツトされる。更に縦続の第３のフリツプ
フロツプＦ１０はまだリセツトされているので、
ANDゲートＰ１１が導通して、一方ではフリツ
プフロツプＦ８をリセツトし、他方では、フリツ
プフロツプＦ６及びＦ７をセツトする。結果的
に、レジスタRG５がクリア（何等かの命令語が
そこに記憶されている場合）されるとともに、メ
モリMCへの書込み可能化パルスの伝送のために
ゲートＰ５の阻止状態が解除され；リード１９は
フリツプフロツプＦ７のセツトにより同時に付勢
されるので、禁止ビツトがフレーム期間の過程で
メモリMCのすべてのセルに入れられ、以つて、
メモリMSの読出しが前と同様に阻止される。そ
のフレーム期間の終りでは、別なパルスSYNCが
フリツプフロツプＦ１０をセツトしそしてフリツ
プフロツプＦ９をリセツトするので、ゲートＰ１
１をカツトオフする。しかしながら、フリツプフ
ロツプＦ１０は別のフレーム期間に対してセツト
されたままにあるので、この処置のさし当りの繰
り返しは、仮りに、介在する第２の開始パルスが
フリツプフロツプＦ９のリセツトを阻止したとし
てさえ、回避されることになる。

この開始処置中、フリツプフロツプＦ３〜Ｆ５
はどれもリセツトされず、マルチプレクサSW１
〜SW４がそれらの通常位置にあるので、レジス
タRG１及びRG２の内容が、それぞれの書込み
相においてその禁止ビツトと一緒にメモリMCの
セルへと装填されることになる。

あるフレーム期間中における選択された送出チ
ヤンネル又はグループあるいは256チヤンネルの
すべてに対する着信符号語の読出しを阻止する能
力は、例えば、第３図及び第４図に示されている
ような大きなスイツチングアレイへの第１図のユ
ニツトECの組入れを可能にする。

第３図には、２セツトの着信信号路１０１〜１
０８，１０９〜１１６及び２セツトの送出信号路
２０１〜２０８，２０９〜２１６のPCMチヤン
ネル間における通信の確立を可能にした４つの同
一ユニツトの組立体が例示されている、着信信号
路１０１〜１０８はユニツトEC１及びEC２の対
応する入力に並列に接続される一方、着信信号路
１０９〜１１６はユニツトEC３及びEC４の対応
する入力に並列に接続されている。逆に、送出信
号路２０１〜２０８は、示されていないそれぞれ
のORゲートを介して、ユニツトEC１及びEC３
の対応する出力に並列に接続される一方、送出信
号路２０９〜２１６はユニツトEC２及びEC４の
対応する出力に同様に接続されている。そうした
ユニツトのすべてに共通した指令母線１１７は、
それらに、制御信号、データ語及び命令語を供給
する。

例えば、所定の時間スロツトにおいて通路１０
１上に到着するバイトが通路２０８へと伝送され
る場合、ユニツトEC１の制御回路（LC）は、ユ
ニツトEC２の対応する回路網がそのバイトを同
時に受信するセルの読出しを禁止するように命令
されている間に、その転送を行うように指令さ
れ；それと同時に、ユニツトEC３による通路２
０８へのバイトの給送は阻止される。

第４図には、例示されていないORゲートによ
り共通セツトの送出信号路４０１〜４０８へと接
続される個々の組合せの着信信号路３０１〜３０
８，３０９〜３１６及び３１７〜３２４を持つ３
つの同一のユニツトEC５，EC６及びEC７から
なるライン・コンセントレータが示されている。
マイクロプロセツサMPからの共通の指令母線３
２５は、一度に１つのユニツトを選択して、その
着信チヤンネルの１つから特定の送出チヤンネル
へのバイトの転送を可能にする。

個々のスイツチング・ユニツト並びに第３図及
び第４図に示されているようなマルチ・ユニツト
アレイは集積回路でもつて容易に実現できる。

さて第５図を参照するに、そこには第１図に示
されている２つの変換器SP及びPSに代つて使用
できる二重マトリツクス変換器が例示されてい
る。第５図の変換器は、各々が８行×８列の記憶
素子を持つ２つのマトリツクスMT′及びMT″を
含んでいる。８本の着信信号路１２はマトリツク
スMT′及びMT″の行入力において終端している
２本の８芯リード１２′及び１２″へとデマルチプ
レクサDX１により交互に接続可能で；２本の同
様な多芯リード１３′及び１３″は、８本の送出信
号路１３に対する交互せる接続のために対応する
行出力からマルチプレクサMX１へと延びてい
る。メモリMSの入力多芯リード１５は、それぞ
れの多芯リード１５′，１５″及びマルチプレクサ
MX２を介して、マトリツクスMT′及びMT″の
列出力へと交互に接続可能で；このメモリの出力
多芯リード１６は、デマルチプレクサDX２及び
それぞれの多芯リード１６′，１６″を介して前記
マトリツクスの列入力と交互に接続可能である。
マルチプレクサMX１，MX２及びデママチプレ
クサDX１，DX２の切換え入力において終端し
ているタイムベースBT（第１図）の出力リード
６４は128KHzの周波数の方形波を運んでいるの
で、１つのマトリツクスは信号路１２及び１３間
で接続されるが、他のマトリツクスは１つの時間
スロツトにおいて多芯リード１５及び１６を横切
つて接続され、こうした接続は次の時間スロツト
において逆になる。こうしたマトリツクスの例示
されていない制御入力は、その信号路を横切つた
接続中でのそのビツト率における水平状歩進及び
メモリMSを横切つた接続中での倍のビツト率に
おける垂直状歩進のためにそのタイムベースの他
の出力に接続される。

デマルチプレクサDX１が信号路１２を多芯リ
ード１２′に接合する一方、マルチプレクサMX
１が多芯リード１３′を信号路１３に連結する時
間スロツトにおいて、８つの着信バイトは１ビツ
トづつマトリツクスMT′それぞれの行へと給送
される一方、そこに前以つて記憶されている８バ
イトはその同じ率において直列に出力される。そ
の同じ時間スロツトにおいては、マトリツクス
MT″のそれぞれの行に記憶されている８バイト
がマルチプレクサMX２を介してメモリMSの充
当されているセルへと順に転送されるとともに、
多くのバイト（おそらくは、たつた今入れられた
ものの幾つかを含むこともある）がデマルチプレ
クサDX２を介してそのマトリツクスの空き行へ
と再転送される。次の時間スロツトでは、それら
２つのマトリツクスの役割が反転される。前と同
様に、書込み相と読出し相とは各ビツト間隔中に
交互するが；しかし、タイムベースによりリード
５，１０及び２７上に出される切換え及び読出
し／書込みパルスのタイミングを適当に修正し且
つカウンタGC及びCC（第１図）の動作モードを
変更することにより、各々が約2μsの書込み及び
読出し相中での時間スロツトの前半においてその
マトリツクスを空にし、その後半において再び満
たすようにすることも可能である。こうした方式
は、幾らか複雑な回路装置を必要とする反面、着
信信号路上におけるビツトストリームの相対的時
間位置における小さなオフセツトは一層容易に取
扱えるという利点を持つている。

【図面の簡単な説明】

第１図は本発明を実施しているスイツチング・
ユニツトのブロツク図であり；第２図は第１図の
スイツチング・ユニツトにおける論理回路網の詳
細な回路であり；第３図及び第４図は、各々が第
１図に示されている型式の幾つかのユニツトを含
んでいる２つのスイツチングアレイを示してお
り；第５図は着信ビツトを並列化しそして送出ビ
ツトを直列化するための２つのマトリツクスを有
する変換手段を示す第６図は第１図の回路におけ
るタイムベースBTの作動を各路線における波形
図で示す。 １２……着信信号路、１３……送出信号路、
BT……タイムベース、LC……論理回路網、MC
……経路指示メモリ、MS……バイトメモリ、
MX……マルチプレクサ、PS……並列／直列変
換器、RE……レジスタ、SP……直列／並列変換
器。

Claims (1)

1. 【特許請求の範囲】 １ それぞれの通信チヤンネルに割当てられた反
   復フレーム期間の個々の時間スロツト中に複数の
   着信信号路から同時に到着する２進符号語を、関
   連の指令ユニツトからの命令の制御下で、同数の
   送出信号路へと選択的に転送するためのスイツチ
   ング・ユニツトにおいて： すべての前記着信信号路上から１つのフレーム
   期間中に到着するすべての符号語を一時的に記憶
   するためのセルを持ち、更に、前記着信信号路に
   接続可能で、到着する符号語を前記セルに書き込
   むためのローデイング手段と、前記送出信号路に
   接続可能で、前記セルに書き込まれている符号語
   を読み出すためのアンローデイング手段とを備え
   ている第１のメモリ手段と、 時間スロツトごとの少なくとも１つの書込み相
   における各フレーム期間中に到着する符号語が所
   定の順序で前記セル内に格納されるように前記ロ
   ーデイング手段を制御するためのタイミング手段
   と、 その内容が、時間スロツトごとの少なくとも１
   つの読出し相におけるフレーム期間中に前記アン
   ローデイング手段によつてそれぞれの送出信号へ
   と連続して読み出されることになつている前記第
   １のメモリ手段のセルを判定する経路指示情報を
   記憶するためのもので、書込み相において前記経
   路指示情報を受信するための入力手段と、前記タ
   イミング手段により制御されて、引続く読出し相
   中に、前記経路指示情報を前記第１のメモリ手段
   のアドレス入力へと配送するための出力手段とを
   備えている第２のメモリ手段と、 前記入力手段に接続されていて、前記指令ユニ
   ツトからの命令に応答して書込み相中に前記経路
   指示情報を前記第２のメモリ手段へ伝送するため
   の手段として、前記送出信号路のいずれかへのそ
   の内容の転送を阻止するために、前記命令のうち
   のあるものに応動して、前記出力手段及び前記ア
   ドレス入力により前記第１のメモリ手段の対応す
   るセルへと伝送可能な禁止ビツトを前記経路指示
   情報に補足するための回路装置を含む復号手段を
   有することを特徴とするスイツチング・ユニツ
   ト。 ２ 前記復号手段により制御されて、１つの型式
   の命令が存在する状態では、書込み相中に、前記
   指令ユニツトにより供給される経路指示情報を含
   んでいるデータ記憶装置に、また、別な型式の命
   令が存在する状態では、書込み相中に、それらの
   装填順に、前記セルを読み出すための前記タイミ
   ング手段に選択的に接続するため切換え手段を更
   に備えていることを特徴とする請求項１記載のス
   イツチング・ユニツト。 ３ 前記データ記憶装置が、着信信号路に割り当
   てられたチヤンネル−グループを判定するビツト
   を記憶する第１のレジスタと、着信チヤンネルを
   判定するビツトを記憶する第２のレジスタと、送
   出信号路に割り当てられたチヤンネルグループを
   判定するビツトを記憶する第３のレジスタと、送
   出チヤンネルを判定するビツトを記憶する第４の
   レジスタとを含み；前記タイミング手段がグルー
   プカウンタ及びチヤンネル・カウンタを含み；前
   記入力手段が、前記第２のメモリ手段のローデイ
   ング入力へと延在している第１及び第２セツトの
   導体と前記第２のメモリ手段のアドレス入力へと
   延在している第３及び第４セツトの導体とを含
   み；前記切換え手段が、前記第１のレジスタと前
   記グループカウンタとの間で前記第１セツトの導
   体を選択的に切り換えるための第１のマルチプレ
   クサと、前記第２のレジスタと前記チヤンネル・
   カウンタとの間で前記第２セツトの導体を選択的
   に切り換えるための第２のマルチプレクサと、前
   記第３のレジスタと前記グループカウンタとの間
   で前記第３セツトの導体を選択的に切り換えるた
   めの第３のマルチプレクサと、前記第４のレジス
   タと前記チヤンネルカウンタとの間で前記第４セ
   ツトの導体を選択的に切り換えるための第４のマ
   ルチプレクサとを含み、各読出し相において前記
   マルチプレクサが前記タイミング手段によつて制
   御されることにより、前記第１及び第２セツトの
   導体が前記第１及び第２のレジスタにそれぞれ接
   続され、前記第３及び第４セツトの導体が前記グ
   ループカウンタ及び前記チヤンネル・カウンタに
   それぞれ接続されることを特徴とする請求項２記
   載のスイツチング・ユニツト。 ４ 前記第１と第２のマルチプレクサ、前記第２
   と第３のマルチプレクサ、そして前記第３と第４
   のマルチプレクサは、それぞれの命令に応答した
   前記復号手段による統合的切換えのために相互接
   続されることを特徴とする請求項３記載のスイツ
   チング・ユニツト。 ５ 前記タイミング手段により制御される前記回
   路装置にあつて、前記指令ユニツトからの特別な
   命令に応答して全フレーム期間中でのその読出し
   を阻止するために前記第１のメモリ手段の各セル
   に前記禁止ビツトを入れるためのゲート手段を更
   に備えていることを特徴とする請求項１，２，３
   又は４記載のスイツチング・ユニツト。 ６ 前記指令ユニツトからの信号に応動して、新
   しい一連の動作に先行したフレーム期間中におけ
   る前記読出しを阻止するために前記ゲート手段を
   動作させるための開始手段を更に備えていること
   を特徴とする請求項５記載のスイツチング・ユニ
   ツト。 ７ 前記符号語の各々が着信及び送出信号路の数
   に等しい数のビツトから成つており、更に、各着
   信符号語の直列ビツトを前記ローデイング手段へ
   転送する前に並列化するとともに、前記第１のメ
   モリ手段の各セルから並列に読み出されたビツト
   を前記送出信号路への転送前に直列化するための
   変換手段を備えていることを特徴とする請求項
   １，２，３又は４記載のスイツチング・ユニツ
   ト。 ８ 前記変換手段が前記ビツトの数に等しい記憶
   素子を行及び列に配列した１対の直行マトリツク
   スを含み、前記マトリツクスの各々は前記タイミ
   ング手段により制御されて、各時間スロツトごと
   に交互に前記着信信号路からの直列ローデイング
   と前記送出信号路への直列アンローデイングを同
   時に行ない、介在時間スロツト中における前記第
   １のメモリ手段への並列転送及び該第１のメモリ
   手段からの再転送の行うようになつており、１つ
   のマトリツクスのローデイング及びアンローデイ
   ングは他のマトリツクスの転送及び再転送と一致
   していることを特徴とする請求項７記載のスイツ
   チング・ユニツト。 ９ 請求項１，２，３又は４記載のスイツチン
   グ・ユニツトを複数個含み、それぞれのアンロー
   デイング手段が前記複数の送出信号路に並列に接
   続されていて、前記スイツチング・ユニツトのい
   ずれか１つからの符号語の選択的転送が行なわれ
   るとき、前記禁止ビツトによつてその他のスイツ
   チング・ユニツトからの読出しが阻止されること
   を特徴とする組合せ。