JPH0342729B2 - - Google Patents
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- JPH0342729B2 JPH0342729B2 JP58165334A JP16533483A JPH0342729B2 JP H0342729 B2 JPH0342729 B2 JP H0342729B2 JP 58165334 A JP58165334 A JP 58165334A JP 16533483 A JP16533483 A JP 16533483A JP H0342729 B2 JPH0342729 B2 JP H0342729B2
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- JP
- Japan
- Prior art keywords
- coefficients
- filter
- block
- signal samples
- filter coefficients
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル的に符号化されて供給され
る入力信号のサンプルを受信する手段と、フイル
タ係数を蓄積する手段と、受信した信号サンプル
と蓄積したフイルタ係数との積を形成する手段
と、前記多数の積の和を形成して符号化された出
力信号の信号サンプルを発生させる手段とを具え
ている有限インパルス応答を呈するデイジタルフ
イルタ装置に関するものである。
る入力信号のサンプルを受信する手段と、フイル
タ係数を蓄積する手段と、受信した信号サンプル
と蓄積したフイルタ係数との積を形成する手段
と、前記多数の積の和を形成して符号化された出
力信号の信号サンプルを発生させる手段とを具え
ている有限インパルス応答を呈するデイジタルフ
イルタ装置に関するものである。
有限インパルス応答を呈するタイプのデイジタ
ルフイルタ（FIR−フイルタ）の各出力サンプル
に対してはフイルタ係数の入力サンプルとの積の
和を計算する必要がある。
ルフイルタ（FIR−フイルタ）の各出力サンプル
に対してはフイルタ係数の入力サンプルとの積の
和を計算する必要がある。
しかし、出力サンプルを計算するのに僅かなク
ロツク瞬時しか利用できず、さらに、僅かなマテ
リアル（ハードウエア）しか利用できない場合に
は、フイルタの高度な諸要求を満足させるのは困
難である。
ロツク瞬時しか利用できず、さらに、僅かなマテ
リアル（ハードウエア）しか利用できない場合に
は、フイルタの高度な諸要求を満足させるのは困
難である。
必要なハードウエアを減らすために、乗算器の
代りにビツト位置シフト装置を用いることは米国
特許第3965338号から既知である。また、基数を
２とする累乗指数の項を最低数組合せた数として
フイルタ係数を符号化して、その結果出力サンプ
ルを計算するのに必要なクロツク瞬時の数を減ら
すことは米国特許第3988606号から既知である。
代りにビツト位置シフト装置を用いることは米国
特許第3965338号から既知である。また、基数を
２とする累乗指数の項を最低数組合せた数として
フイルタ係数を符号化して、その結果出力サンプ
ルを計算するのに必要なクロツク瞬時の数を減ら
すことは米国特許第3988606号から既知である。
上記両米国特許の原理を用いれば、例えば18個
のフイルタ係数が基数を２とする累乗指数とな
り、22個のフイルタ係数が基数を２とする２つの
累乗指数を組合せたものとなるように選定するこ
とにより、40個のフイルタ係数を有するフイルタ
（40−ポイント・フイルタ）の出力サンプルを62
個のクロツクパルスで計算することができる。し
かし、このようなフイルタ係数の符号化操作は実
際上、フイルタに課せられる諸要求を満足させる
のにはあまりにも粗末であることを確めた。
のフイルタ係数が基数を２とする累乗指数とな
り、22個のフイルタ係数が基数を２とする２つの
累乗指数を組合せたものとなるように選定するこ
とにより、40個のフイルタ係数を有するフイルタ
（40−ポイント・フイルタ）の出力サンプルを62
個のクロツクパルスで計算することができる。し
かし、このようなフイルタ係数の符号化操作は実
際上、フイルタに課せられる諸要求を満足させる
のにはあまりにも粗末であることを確めた。
本発明の目的は信号サンプルの計算に利用し得
るクロツクパルスを所定数とし、ハードウエアを
僅かに拡張するだけでフイルタ係数をより一層正
確に符号化でき、従つてフイルタに課せられる厳
格な諸要求を満足させることのできるように適切
に構成生配置した上述した種類のデイジタルフイ
ルタ装置を提供することにある。
るクロツクパルスを所定数とし、ハードウエアを
僅かに拡張するだけでフイルタ係数をより一層正
確に符号化でき、従つてフイルタに課せられる厳
格な諸要求を満足させることのできるように適切
に構成生配置した上述した種類のデイジタルフイ
ルタ装置を提供することにある。
本発明によるデイジタルフイルタ装置は、フイ
ルタ係数を、 K1・2m＋K2・2n の形態の組合せによつて形成し、ここにｎおよび
ｍを整数とし、かつ係数K1およびK2を正または
負の数とし、かつ少なくとも１つのフイルタ係数
に対して、 １＜｜K1｜＜２および｜K2｜＝０又は１、或
いは、 １＜｜K1｜＜２および１＜｜K2｜＜２と規定
し、前記積形成手段が、受信信号サンプルに１と
２との間に位置する係数｜K1｜，｜K2｜を組合
せ的に乗算する手段を具えることを特徴とする。
ルタ係数を、 K1・2m＋K2・2n の形態の組合せによつて形成し、ここにｎおよび
ｍを整数とし、かつ係数K1およびK2を正または
負の数とし、かつ少なくとも１つのフイルタ係数
に対して、 １＜｜K1｜＜２および｜K2｜＝０又は１、或
いは、 １＜｜K1｜＜２および１＜｜K2｜＜２と規定
し、前記積形成手段が、受信信号サンプルに１と
２との間に位置する係数｜K1｜，｜K2｜を組合
せ的に乗算する手段を具えることを特徴とする。
図面につき本発明を説明する。
第１図は本発明によるデイジタルフイルタ装置
の一例の回路構成を示すブロツク線図である。こ
のフイルタ装置は例えば、有限インパルス応答を
有する補間デイジタルフイルタに関するもので、
その入力サンプリング周波数は8kHz、補間管率
は４、出力サンプリング周波数は32kHz、内部ク
ロツク周波数は512kHzであり、インパルス応答
は48個の係数（48−ポイントフイルタ）によつて
特徴付けることができる。
の一例の回路構成を示すブロツク線図である。こ
のフイルタ装置は例えば、有限インパルス応答を
有する補間デイジタルフイルタに関するもので、
その入力サンプリング周波数は8kHz、補間管率
は４、出力サンプリング周波数は32kHz、内部ク
ロツク周波数は512kHzであり、インパルス応答
は48個の係数（48−ポイントフイルタ）によつて
特徴付けることができる。
アナログ入力信号のサンプルは入力端子１に符
号−大きさ（Ｓ／Ｍ）の数値として、および指数
Ｅの数値として供給される。数値Ｓ／Ｍはブロツ
ク２にて２の補数値２−Ｃに変換される。その後
サンプルにはブロツク３にて係数K1及びK2の母
数がそれぞれ乗算され、つぎにブロツク４にて係
数K1およびk2の符号＋／−がそれぞれ乗算され
る。
号−大きさ（Ｓ／Ｍ）の数値として、および指数
Ｅの数値として供給される。数値Ｓ／Ｍはブロツ
ク２にて２の補数値２−Ｃに変換される。その後
サンプルにはブロツク３にて係数K1及びK2の母
数がそれぞれ乗算され、つぎにブロツク４にて係
数K1およびk2の符号＋／−がそれぞれ乗算され
る。
サンプルの指数Ｅはブロツク５にて係数K1お
よびK2にそれぞれ関連する指数ｍおよびｎとそ
れぞれ加算される。この各加算結果ｍ＋Ｅおよび
ｎ＋Ｅがブロツク６にてブロツク４の出力数を対
応するビツト位置の数だけシフトさせるため、出
力数は基数２にｍ＋Ｅおよびｎ＋Ｅをそれぞれ累
乗させた乗算が行なわれたことになる。
よびK2にそれぞれ関連する指数ｍおよびｎとそ
れぞれ加算される。この各加算結果ｍ＋Ｅおよび
ｎ＋Ｅがブロツク６にてブロツク４の出力数を対
応するビツト位置の数だけシフトさせるため、出
力数は基数２にｍ＋Ｅおよびｎ＋Ｅをそれぞれ累
乗させた乗算が行なわれたことになる。
ブロツク６の出力数はブロツク７にてバツフア
（時間的な調整）され、その後ブロツク８にて累
算される。
（時間的な調整）され、その後ブロツク８にて累
算される。
フイルタ係数は次式に基いて符号化される。即
ち、 係数＝K1・2m＋K2・2n これらのフイルタ係数はROMメモリ９に蓄積さ
れる。
ち、 係数＝K1・2m＋K2・2n これらのフイルタ係数はROMメモリ９に蓄積さ
れる。
前述した米国特許第3988606号に記載されてい
る方式によれば、フイルタ係数に対して、 ｜K1｜＝１，｜K2｜＝１ または ｜K1｜＝１，｜K2｜＝０ と規定している。この場合には乗算器３は不要で
ある。
る方式によれば、フイルタ係数に対して、 ｜K1｜＝１，｜K2｜＝１ または ｜K1｜＝１，｜K2｜＝０ と規定している。この場合には乗算器３は不要で
ある。
本発明によれば、精度を向上させるように、少
なくとも１個のフイルタ係数を、 Ｋ｜K1｜＜２，｜K2｜＝０または１、 或いは、 １＜｜K1｜＜２，１＜｜K2｜＜２ となるように符号化する。
なくとも１個のフイルタ係数を、 Ｋ｜K1｜＜２，｜K2｜＝０または１、 或いは、 １＜｜K1｜＜２，１＜｜K2｜＜２ となるように符号化する。
第２図の表は上述したような符号化を適用した
48−ポイントフイルタの係数値を示す。これらの
係数値の内、33個の係数値はK2＝０としたもの
であり、残りの15個の係数は基数を２とする２つ
の累乗指数の項（K1≠０，K2≠０）を組合せて
符号化したものである。入力サンプリング期間に
おけるブロツク３での乗算回数は32＋２・16＝64
である。本発明によれば乗算器３を組合せ回路形
態のものとし、これによりコマンドでブロツク２
の出力数に｜K1｜および｜K2｜をそれぞれ乗じ
るか、或いは出力数をそのまま出すようにする。
簡単にするために、１＜｜K1｜，｜K2｜＜２の
場合のすべてのフイルタ係数に対し、係数K1お
よびK2の絶対値はすべてのフイルタ係数に対し
て同じとする。
48−ポイントフイルタの係数値を示す。これらの
係数値の内、33個の係数値はK2＝０としたもの
であり、残りの15個の係数は基数を２とする２つ
の累乗指数の項（K1≠０，K2≠０）を組合せて
符号化したものである。入力サンプリング期間に
おけるブロツク３での乗算回数は32＋２・16＝64
である。本発明によれば乗算器３を組合せ回路形
態のものとし、これによりコマンドでブロツク２
の出力数に｜K1｜および｜K2｜をそれぞれ乗じ
るか、或いは出力数をそのまま出すようにする。
簡単にするために、１＜｜K1｜，｜K2｜＜２の
場合のすべてのフイルタ係数に対し、係数K1お
よびK2の絶対値はすべてのフイルタ係数に対し
て同じとする。
入力数に係数1.5を乗ずる組合せ回路の一例を
第３図に示す。
第３図に示す。
入力数は４ビツトＡ０，Ａ１，Ａ２，Ａ３の数
であり、これらのビツトはそれらの否定ビツトＡ
０Ｎ，Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎと一緒に供給され
る。コマンドはビツトＫとその否定ビツトKNに
よつて表わされ、ここにＫ＝１は係数1.5を乗ず
るコマンドを意味する。図中の（・）は論理
AND−演算部を示す。バツフア段SG，……Ｓ５
の入力段におけるような２本以上の垂直ライン間
を結ぶ水平線は論理OR−演算部を成す。各段間
の転送はNOT（否定）−演算部C1N，……C4Nに
よつて行なわれる。
であり、これらのビツトはそれらの否定ビツトＡ
０Ｎ，Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎと一緒に供給され
る。コマンドはビツトＫとその否定ビツトKNに
よつて表わされ、ここにＫ＝１は係数1.5を乗ず
るコマンドを意味する。図中の（・）は論理
AND−演算部を示す。バツフア段SG，……Ｓ５
の入力段におけるような２本以上の垂直ライン間
を結ぶ水平線は論理OR−演算部を成す。各段間
の転送はNOT（否定）−演算部C1N，……C4Nに
よつて行なわれる。
Ｋ＝１の時には数Ａ０，Ａ１，Ａ２，Ａ３と、
１／２の係数を乗じたことに相当する１ビツト位置
にわたつてシフトされた同じ数Ａ１，Ａ２，Ａ
３，Ａ０との間にて加算が成されるため、総体的
な操作は１＋１／２＝1.5の係数による乗算が成され たことに相当する。簡単に乗算を行なうことので
きる他の係数は、例えば係数1.25および1.125で
ある。
１／２の係数を乗じたことに相当する１ビツト位置
にわたつてシフトされた同じ数Ａ１，Ａ２，Ａ
３，Ａ０との間にて加算が成されるため、総体的
な操作は１＋１／２＝1.5の係数による乗算が成され たことに相当する。簡単に乗算を行なうことので
きる他の係数は、例えば係数1.25および1.125で
ある。
乗算器３の他の構成を第４図に示す。この場合
におけるROMメモリ９は値１−｜K1｜，１−｜
K2｜を供給し、これらの値は１または例えば、
１／２，1/4，1/8のような基数を２とする負の累乗
指数の何れかである。後者のような指数値の場
合、ブロツク２の出力数はブロツク１０にて対応
するビツト位置の数だけシフトされ、その後ブロ
ツク１１にてバツフアされる。ブロツク２の出力
はブロツク１２ではそのままバツフアされ、その
後ブロツク１３にてバツフア１１からの数に加え
られる。ブロツク２の出力数を１、２または３ビ
ツト位置最下位ビツト（LSB）の方向にシフト
させることは、その出力数に係数1/2、1/4、1/8
を乗ずることに相当するため、上述したすべての
操作は係数1.5，1.25または1.125による乗算を行
なうことに相当する。
におけるROMメモリ９は値１−｜K1｜，１−｜
K2｜を供給し、これらの値は１または例えば、
１／２，1/4，1/8のような基数を２とする負の累乗
指数の何れかである。後者のような指数値の場
合、ブロツク２の出力数はブロツク１０にて対応
するビツト位置の数だけシフトされ、その後ブロ
ツク１１にてバツフアされる。ブロツク２の出力
はブロツク１２ではそのままバツフアされ、その
後ブロツク１３にてバツフア１１からの数に加え
られる。ブロツク２の出力数を１、２または３ビ
ツト位置最下位ビツト（LSB）の方向にシフト
させることは、その出力数に係数1/2、1/4、1/8
を乗ずることに相当するため、上述したすべての
操作は係数1.5，1.25または1.125による乗算を行
なうことに相当する。
第４図の例によれば、フイルタ係数用の係数
K1およびK2の絶対値で、1.5，1.25，1.125の如き
１組の値から選択されるフイルタ係数（１＜｜
K1｜，｜K2｜＜２）を簡単に演算し得ることは
明らかである。
K1およびK2の絶対値で、1.5，1.25，1.125の如き
１組の値から選択されるフイルタ係数（１＜｜
K1｜，｜K2｜＜２）を簡単に演算し得ることは
明らかである。
第１図は本発明によるデイジタルフイルタ装置
の一例の回路構成を示すブロツク線図；第２図は
本発明に基いて符号化されるインパルス応答のサ
ンプル値を表にして示す図；第３図は第１図に示
すフイルタ装置に使用する或る数に係数1.5を乗
ずるための組合せ回路の一例を示すブロツク線
図；第４図は信号サンプルに係数1.5，1.25また
は1.125を乗ずるための組合せ回路の他の例を示
す７線図である。 １……入力端子、２……２の補数値への変換
器、３……係数乗算器、４……符号乗算器、５…
…加算器、６……ビツト位置シフト段、７……バ
ツフア段、８……累算器、９……ROMメモリ、
１０……ビツト位置シフト段、１１，１２……バ
ツフア段、１３……加算段、Ｓ０〜Ｓ５……バツ
フア段。
の一例の回路構成を示すブロツク線図；第２図は
本発明に基いて符号化されるインパルス応答のサ
ンプル値を表にして示す図；第３図は第１図に示
すフイルタ装置に使用する或る数に係数1.5を乗
ずるための組合せ回路の一例を示すブロツク線
図；第４図は信号サンプルに係数1.5，1.25また
は1.125を乗ずるための組合せ回路の他の例を示
す７線図である。 １……入力端子、２……２の補数値への変換
器、３……係数乗算器、４……符号乗算器、５…
…加算器、６……ビツト位置シフト段、７……バ
ツフア段、８……累算器、９……ROMメモリ、
１０……ビツト位置シフト段、１１，１２……バ
ツフア段、１３……加算段、Ｓ０〜Ｓ５……バツ
フア段。
Claims (1)
- 【特許請求の範囲】 １ デイジタル的に符号化されて供給される入力
信号の信号サンプルを受信する手段と、フイルタ
係数を蓄積する手段と、受信した信号サンプルと
蓄積したフイルタ係数との積を形成する手段と、
前記多数の積の和を形成して符号化された出力信
号の信号サンプルを発生させる手段とを具えてい
る有限インパルス応答を呈するデイジタルフイル
タ装置において、フイルタ係数を、 K1・2m＋K2・2n の形態の組合せによつて形成し、ここにｎおよび
ｍを整数とし、かつ係数K1およびK2を正または
負の数とし、かつ少なくとも１つのフイルタ係数
に対して、１＜｜K1｜＜２および｜K2｜＝０又
は１、或いは、 １＜｜K1｜＜２および１＜｜K2｜＜２と規定
し、前記積形成手段が、受信信号サンプルに１と
２との間に位置する係数｜K1｜，｜K2｜を組合
せ的に乗算する手段を具えていることを特徴とす
るデイジタルフイルタ装置。 ２ 特許請求の範囲１記載のデイジタルフイルタ
装置において、信号サンプルに１と２との間に位
置する係数｜K1｜，｜K2｜を組合せ的に乗算す
る手段が、供給された数値を多数のビツト位置に
シフトさせるビツト位置シフト装置と、供給され
た数値にシフトされた数値を加算する手段とを具
えることを特徴とするデイジタルフイルタ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8203520A NL8203520A (nl) | 1982-09-10 | 1982-09-10 | Digitale filterinrichting. |
| NL8203520 | 1982-09-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966214A JPS5966214A (ja) | 1984-04-14 |
| JPH0342729B2 true JPH0342729B2 (ja) | 1991-06-28 |
Family
ID=19840254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165334A Granted JPS5966214A (ja) | 1982-09-10 | 1983-09-09 | デイジタルフイルタ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5081605A (ja) |
| EP (1) | EP0104693B1 (ja) |
| JP (1) | JPS5966214A (ja) |
| DE (1) | DE3362546D1 (ja) |
| NL (1) | NL8203520A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4615026A (en) * | 1984-01-20 | 1986-09-30 | Rca Corporation | Digital FIR filters with enhanced tap weight resolution |
| GB2240867A (en) * | 1990-02-08 | 1991-08-14 | John Nicholas Holmes | Speech analysis |
| JP3177978B2 (ja) * | 1990-07-18 | 2001-06-18 | カシオ計算機株式会社 | デジタルフィルタの係数設定方法 |
| GB2325364B (en) * | 1994-09-20 | 1999-01-13 | Sony Uk Ltd | Digital signal processing |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL165895C (nl) * | 1973-06-13 | 1981-05-15 | Philips Nv | Digitale signaalverwerkingsinrichting ter realisatie van een vooraf bepaalde overdrachtskarakteristiek. |
| NL176124C (nl) * | 1974-06-17 | 1985-02-18 | Philips Nv | Digitaal filter met vereenvoudigde vermenigvuldiginrichting. |
| FR2276635A1 (fr) * | 1974-06-28 | 1976-01-23 | Jeumont Schneider | Multiplieur numerique rapide et ses applications |
| US4104729A (en) * | 1975-08-27 | 1978-08-01 | International Standard Electric Corporation | Digital multiplier |
| NL178469C (nl) * | 1976-07-06 | 1986-03-17 | Philips Nv | Niet-recursief discreet filter. |
| NL178640C (nl) * | 1976-07-12 | 1986-04-16 | Philips Nv | Digitale signaalbewerkingsinrichting. |
| US4086474A (en) * | 1976-09-30 | 1978-04-25 | Honeywell Information Systems Inc. | Multiplication technique in a data processing system |
| NL7800406A (nl) * | 1978-01-13 | 1979-07-17 | Philips Nv | Inrichting voor het filteren van gecomprimeerde pulscode gemoduleerde signalen. |
| NL7905577A (nl) * | 1979-07-18 | 1981-01-20 | Philips Nv | Inrichting met een niet-recursieffilter. |
| US4691293A (en) * | 1984-12-28 | 1987-09-01 | Ford Aerospace & Communications Corporation | High frequency, wide range FIR filter |
-
1982
- 1982-09-10 NL NL8203520A patent/NL8203520A/nl not_active Application Discontinuation
-
1983
- 1983-09-06 EP EP83201283A patent/EP0104693B1/en not_active Expired
- 1983-09-06 DE DE8383201283T patent/DE3362546D1/de not_active Expired
- 1983-09-09 JP JP58165334A patent/JPS5966214A/ja active Granted
-
1989
- 1989-08-28 US US07/401,574 patent/US5081605A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0104693B1 (en) | 1986-03-12 |
| DE3362546D1 (en) | 1986-04-17 |
| JPS5966214A (ja) | 1984-04-14 |
| EP0104693A1 (en) | 1984-04-04 |
| NL8203520A (nl) | 1984-04-02 |
| US5081605A (en) | 1992-01-14 |
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