JPH0342810B2 - - Google Patents
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- JPH0342810B2 JPH0342810B2 JP59266047A JP26604784A JPH0342810B2 JP H0342810 B2 JPH0342810 B2 JP H0342810B2 JP 59266047 A JP59266047 A JP 59266047A JP 26604784 A JP26604784 A JP 26604784A JP H0342810 B2 JPH0342810 B2 JP H0342810B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- flop circuit
- time
- window
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31703—Comparison aspects, e.g. signature analysis, comparators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31932—Comparators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は2進信号の比較装置に関する。一般に
このような比較装置は、マイクロプロセツサや半
導体記憶装置のような中規模および大規模集積回
路の機能試験、および組立てられた印刷回路板の
試験に用いられる。
このような比較装置は、マイクロプロセツサや半
導体記憶装置のような中規模および大規模集積回
路の機能試験、および組立てられた印刷回路板の
試験に用いられる。
これらの技術分野における本質的な測定業務と
しては、予定の時間間隔または時間窓の全持続期
間にわたり未知の2進信号を基準値と比較するこ
とである。
しては、予定の時間間隔または時間窓の全持続期
間にわたり未知の2進信号を基準値と比較するこ
とである。
この目的のために従来の測定器(例えば本出願
人の製造に係るモデルHP8182Aデータ・アナラ
イザ)では、未知信号と基準信号とがそれぞれ排
他的ORゲートの入力端子の一つに接続されてい
る。未知信号における実際の値が基準値と違つて
いると、前記排他的ORゲートは後続のANDゲー
トに誤差信号を送り出す。そして、このANDゲ
ートは予定の時間窓の期間中、窓信号により開い
ている。そしてもしも比較装置の誤差が時間窓中
に発生すれば、前記ANDゲートは対応する誤差
信号を発生する。
人の製造に係るモデルHP8182Aデータ・アナラ
イザ)では、未知信号と基準信号とがそれぞれ排
他的ORゲートの入力端子の一つに接続されてい
る。未知信号における実際の値が基準値と違つて
いると、前記排他的ORゲートは後続のANDゲー
トに誤差信号を送り出す。そして、このANDゲ
ートは予定の時間窓の期間中、窓信号により開い
ている。そしてもしも比較装置の誤差が時間窓中
に発生すれば、前記ANDゲートは対応する誤差
信号を発生する。
実際のANDゲートは理想的なANDゲートとほ
とんど同様に動作し、その後に出力パルスの立上
りおよび立下り時間を決める低域フイルタが接続
されている。入力パルスの重なり時間が出力信号
の立上り時間より小さいと、該出力パルスはその
全振幅にまで立上らず、そして出力パルスの幅は
入力端子に存在する入力パルスの実際の重なり時
間より小さくなる。入力パルスの重なり時間が出
力信号の立上り時間の半分に等しければ、出力パ
ルスの幅は0に等しくなり、その結果、情報が失
われる。
とんど同様に動作し、その後に出力パルスの立上
りおよび立下り時間を決める低域フイルタが接続
されている。入力パルスの重なり時間が出力信号
の立上り時間より小さいと、該出力パルスはその
全振幅にまで立上らず、そして出力パルスの幅は
入力端子に存在する入力パルスの実際の重なり時
間より小さくなる。入力パルスの重なり時間が出
力信号の立上り時間の半分に等しければ、出力パ
ルスの幅は0に等しくなり、その結果、情報が失
われる。
したがつて、上述の既知回路のECL(エミツタ
結合形論理)回路では、時間窓の始めと終りのそ
れぞれ幅が2乃至4nsである二つの時間隔内では、
窓信号と比較装置出力信号との重なり時間の減少
によつて、故障信号レベルが確実には認識されな
い。
結合形論理)回路では、時間窓の始めと終りのそ
れぞれ幅が2乃至4nsである二つの時間隔内では、
窓信号と比較装置出力信号との重なり時間の減少
によつて、故障信号レベルが確実には認識されな
い。
従つて本発明の目的は、実質的に時間窓の全持
続時間に渉り未知信号と基準値の比較結果を出力
できる比較装置を提供することである。
続時間に渉り未知信号と基準値の比較結果を出力
できる比較装置を提供することである。
本発明によれば、未知信号のレベルはエツジ・
トリガD型フリツプフロツプ回路または同等の双
安定型フリツプフロツプ回路を用いたサンプリン
グ動作により、時間窓の全持続時間中監視され
る。このような回路において、サンプル時間はク
ロツク信号の縁で最大100psの時間精度で規定さ
れる。そして前記クロツク信号はフリツプフロツ
プ回路でスイツチング操作をトリガし、該フリツ
プフロツプ回路の後続出力レベルはサンプル時間
における入力レベルで決まるようにトリガされ
る。
トリガD型フリツプフロツプ回路または同等の双
安定型フリツプフロツプ回路を用いたサンプリン
グ動作により、時間窓の全持続時間中監視され
る。このような回路において、サンプル時間はク
ロツク信号の縁で最大100psの時間精度で規定さ
れる。そして前記クロツク信号はフリツプフロツ
プ回路でスイツチング操作をトリガし、該フリツ
プフロツプ回路の後続出力レベルはサンプル時間
における入力レベルで決まるようにトリガされ
る。
本発明による比較装置において、時間窓の初め
に存在する未知信号のレベルは窓信号によりトリ
ガされる第一フリツプフロツプ回路の出力信号を
決定する。前記第一フリツプフロツプ回路の出力
信号は次に未知信号が時間窓の始めで基準値から
ずれているか否かを決定する。この動作により上
記の時間精度が達成される。
に存在する未知信号のレベルは窓信号によりトリ
ガされる第一フリツプフロツプ回路の出力信号を
決定する。前記第一フリツプフロツプ回路の出力
信号は次に未知信号が時間窓の始めで基準値から
ずれているか否かを決定する。この動作により上
記の時間精度が達成される。
しかしながら、時間窓が始まつてから時間的に
未知な点で発生する未知信号の基準値からのずれ
は、第一フリツプフロツプ回路で検出することが
できない。なぜならば、時間窓の始まりを示す窓
信号から適当な他の信号の縁を得ることはできな
いからである。
未知な点で発生する未知信号の基準値からのずれ
は、第一フリツプフロツプ回路で検出することが
できない。なぜならば、時間窓の始まりを示す窓
信号から適当な他の信号の縁を得ることはできな
いからである。
この問題を解決するには、先ず基準レベルから
これとは異なるレベルに転移することを認識する
ことから導かれる。それは時間窓が始まつてから
未知信号内で発生するが、窓信号の状態を決める
クロツク信号の縁として利用できる。本発明によ
れば、この目的のために第二フリツプフロツプ回
路が設けられている。このフリツプフロツプ回路
は、上記の時間精度で、基準値に対する未知信号
のずれが時間窓の中で起つたか否かを検出する。
これとは異なるレベルに転移することを認識する
ことから導かれる。それは時間窓が始まつてから
未知信号内で発生するが、窓信号の状態を決める
クロツク信号の縁として利用できる。本発明によ
れば、この目的のために第二フリツプフロツプ回
路が設けられている。このフリツプフロツプ回路
は、上記の時間精度で、基準値に対する未知信号
のずれが時間窓の中で起つたか否かを検出する。
フリツプフロツプ回路の出力信号を論理的に組
合せて、時間窓の全持続期間中未知信号のレベル
が基準値に等しいか否か、あるいは未知信号が時
間窓内のある時刻に基準値からずれているか否か
の出力信号を発生する。
合せて、時間窓の全持続期間中未知信号のレベル
が基準値に等しいか否か、あるいは未知信号が時
間窓内のある時刻に基準値からずれているか否か
の出力信号を発生する。
測定後、初めの状態を回復することができるよ
うに第二フリツプフロツプ回路にはリセツト入力
端子を設けなければならない。これに反して、第
一フリツプフロツプ回路は窓信号で常にクロツク
されており、しかも測定の終りには最も新しい出
力信号を出すので、リセツトする必要がない。
うに第二フリツプフロツプ回路にはリセツト入力
端子を設けなければならない。これに反して、第
一フリツプフロツプ回路は窓信号で常にクロツク
されており、しかも測定の終りには最も新しい出
力信号を出すので、リセツトする必要がない。
なお、本発明によれば、クロツク時刻に対して
サンプル時刻の位置が変化するフリツプフロツプ
回路を使用することができる。また、複合論理回
路は、信号レベルを論理状態に割当てて使用する
のに適当である。更には、回路素子を付加するこ
となく比較装置を信号サンプリング回路として動
作させることができる。また、比較装置の出力信
号は時間窓の終りで後続の記憶要素に移される。
また、本発明装置は未知信号と自由に選定できる
基準値との比較が可能である。更には、予定の時
点あるいは時間窓の全持続期間中に未知信号と基
準値とを選択的に比較することができる。また、
本発明の比較装置は測定サイクル後、非常に小さ
なむだ時間でクロツク信号に同期してリセツトさ
れる。しかしてこのリセツト能力はかくて高速ク
ロツクに適するように特殊化される。以下図面を
用いて本発明を詳述する。
サンプル時刻の位置が変化するフリツプフロツプ
回路を使用することができる。また、複合論理回
路は、信号レベルを論理状態に割当てて使用する
のに適当である。更には、回路素子を付加するこ
となく比較装置を信号サンプリング回路として動
作させることができる。また、比較装置の出力信
号は時間窓の終りで後続の記憶要素に移される。
また、本発明装置は未知信号と自由に選定できる
基準値との比較が可能である。更には、予定の時
点あるいは時間窓の全持続期間中に未知信号と基
準値とを選択的に比較することができる。また、
本発明の比較装置は測定サイクル後、非常に小さ
なむだ時間でクロツク信号に同期してリセツトさ
れる。しかしてこのリセツト能力はかくて高速ク
ロツクに適するように特殊化される。以下図面を
用いて本発明を詳述する。
第1図は本発明の一実施例による比較装置のブ
ロツク図で、時間窓の持続期間中エツジ・トリガ
D型フリツプフロツプ回路によるサンプリング・
プロセスによつて未知信号が基準値の0と比較さ
れる。
ロツク図で、時間窓の持続期間中エツジ・トリガ
D型フリツプフロツプ回路によるサンプリング・
プロセスによつて未知信号が基準値の0と比較さ
れる。
未知信号に対する入力端子は、エツジ・トリガ
D型フリツプフロツプ回路101のD入力端子D
1と、第二のエツジ・トリガD型フリツプフロツ
プ回路102のクロツク入力端子T2とにそれぞ
れ接続されている。また、窓信号に対する入力端
子は、第二のフリツプフロツプ回路102のD入
力端子D2と第一のフリツプフロツプ回路101
のクロツク入力端子T1とにそれぞれ接続されて
いる。第二のフリツプフロツプ回路102はリセ
ツト信号を受信するためのリセツト入力端子Rを
具えている。二つのフリツプフロツプ回路はそれ
ぞれ一つの出力端子Q1とQ2とを具えている。
出力端子Q1とQ2とは互いに接続されてECL
回路の分野で衆知のワイアドOR結線によつて出
力端子を形成している。代りに、フリツプフロツ
プ回路の出力をORゲートで結合して同じ論理機
能を得ることもできる。フリツプフロツプ回路1
02のリセツト入力端子Rに論理1を短時間加え
れば、該回路102の出力は論理0にセツトされ
る。
D型フリツプフロツプ回路101のD入力端子D
1と、第二のエツジ・トリガD型フリツプフロツ
プ回路102のクロツク入力端子T2とにそれぞ
れ接続されている。また、窓信号に対する入力端
子は、第二のフリツプフロツプ回路102のD入
力端子D2と第一のフリツプフロツプ回路101
のクロツク入力端子T1とにそれぞれ接続されて
いる。第二のフリツプフロツプ回路102はリセ
ツト信号を受信するためのリセツト入力端子Rを
具えている。二つのフリツプフロツプ回路はそれ
ぞれ一つの出力端子Q1とQ2とを具えている。
出力端子Q1とQ2とは互いに接続されてECL
回路の分野で衆知のワイアドOR結線によつて出
力端子を形成している。代りに、フリツプフロツ
プ回路の出力をORゲートで結合して同じ論理機
能を得ることもできる。フリツプフロツプ回路1
02のリセツト入力端子Rに論理1を短時間加え
れば、該回路102の出力は論理0にセツトされ
る。
典型的なECLフリツプフロツプ回路のクロツ
ク用時間は、クロツク信号の縁が論理0と論理1
との間の信号差の中間値を通る時点として定義さ
れる。無作為に選んだ単独のエツジ・トリガD型
フリツプフロツプ試料では、刻時後出力端子に続
いて現われる出力信号が、クロツク時刻のわずか
前あるいは後にあるサンプル時刻に存在する入力
信号によつて決まる。クロツク時刻に関するサン
プル時刻の位置は試料ごとに変化する。そしてそ
の差は数ナノ秒の範囲にある。サンプル時刻の相
対的な位置の差が校正手続きに原因があり、構成
要素が同様なデータあるいは他のこのような補正
対策を備えている場合には、信号のサンプリング
は100psまでの時間精度で可能である。
ク用時間は、クロツク信号の縁が論理0と論理1
との間の信号差の中間値を通る時点として定義さ
れる。無作為に選んだ単独のエツジ・トリガD型
フリツプフロツプ試料では、刻時後出力端子に続
いて現われる出力信号が、クロツク時刻のわずか
前あるいは後にあるサンプル時刻に存在する入力
信号によつて決まる。クロツク時刻に関するサン
プル時刻の位置は試料ごとに変化する。そしてそ
の差は数ナノ秒の範囲にある。サンプル時刻の相
対的な位置の差が校正手続きに原因があり、構成
要素が同様なデータあるいは他のこのような補正
対策を備えている場合には、信号のサンプリング
は100psまでの時間精度で可能である。
第1図に示す本発明の実施例において、回路に
使用しているフリツプフロツプ回路は、そのサン
プル時刻が計時時刻と等しくなるように選定され
ていると仮定している。フリツプフロツプ回路1
02のリセツト入力端子に論理0が存在するかぎ
り、該回路は時間窓の期間中未知信号と基準値の
0とを比較するように動作することができる。第
1図に示す回路の各種モードにおける機能を第2
図A〜Dの波形図により詳細に説明する。
使用しているフリツプフロツプ回路は、そのサン
プル時刻が計時時刻と等しくなるように選定され
ていると仮定している。フリツプフロツプ回路1
02のリセツト入力端子に論理0が存在するかぎ
り、該回路は時間窓の期間中未知信号と基準値の
0とを比較するように動作することができる。第
1図に示す回路の各種モードにおける機能を第2
図A〜Dの波形図により詳細に説明する。
第2図Aは窓信号の形状を示す。時刻t1で窓信
号は参照番号1で示すようにトリガしきい値を越
えて上昇し、そして参照番号2で示すように時刻
t2で再びしきい値より下に下降する。この窓信号
によつて時刻t1からt2まで続く時間窓が比較プロ
セスに対して規定される。時刻t1とt2との間のあ
る時刻に有効値1の未知信号が回路の入力端子に
現われると、出力端子は論理1を出す。なお、上
記の説明で、「有効値1」とは未知信号のレベル
が対応するトリガしきい値の上にあることを意味
する。
号は参照番号1で示すようにトリガしきい値を越
えて上昇し、そして参照番号2で示すように時刻
t2で再びしきい値より下に下降する。この窓信号
によつて時刻t1からt2まで続く時間窓が比較プロ
セスに対して規定される。時刻t1とt2との間のあ
る時刻に有効値1の未知信号が回路の入力端子に
現われると、出力端子は論理1を出す。なお、上
記の説明で、「有効値1」とは未知信号のレベル
が対応するトリガしきい値の上にあることを意味
する。
第2B図は未知信号の二つの可能な形状を示
す。曲線5では、基準値からのずれが時間窓の始
まる前に現われ、そして時刻t1で終つている。曲
線6では、基準値からのずれが時刻t2で始まり、
そしてある時間遅れて安定している。これら二つ
の曲線により誤差認識に関連する時間限界が定義
される。第2図Bの直線7と直線10とは、前記
時間限界内において第1図の回路の出力端子で論
理1を発生する未知信号の複数の可能な波形の始
まりと終りのそれぞれを結んだ時間をあらわす直
線である。
す。曲線5では、基準値からのずれが時間窓の始
まる前に現われ、そして時刻t1で終つている。曲
線6では、基準値からのずれが時刻t2で始まり、
そしてある時間遅れて安定している。これら二つ
の曲線により誤差認識に関連する時間限界が定義
される。第2図Bの直線7と直線10とは、前記
時間限界内において第1図の回路の出力端子で論
理1を発生する未知信号の複数の可能な波形の始
まりと終りのそれぞれを結んだ時間をあらわす直
線である。
フリツプフロツプ回路101の出力信号の時間
的な形状を第2図Cに示す。フリツプフロツプ回
路101は時間窓の始まりで且つ窓信号の立上り
縁でトリガされる。第2図Bに参照番号11と1
7で境界線の場所を示すように、時間窓の始まり
でフリツプフロツプ回路101の入力端子が未知
信号の論理1で付勢されれば、第2図Cの曲線1
3と14で示したように、フリツプフロツプ回路
101の出力は窓信号によつて値1にクロツクさ
れる。第2図Cにおいて直線15と16で未知信
号の複数の形状が存在することを示す。この形状
は時間窓が始まる前に信号の上昇縁があり、そし
て始まつてから信号の下降縁がある。また、上記
の存在は、フリツプフロツプ回路101によつて
誤差表示へと導かれる。第2図Cの直線7′と直
線10′とはそれぞれ第2図Bの直線7を直線1
0とにそれぞれ対応する時間を表わしている。
的な形状を第2図Cに示す。フリツプフロツプ回
路101は時間窓の始まりで且つ窓信号の立上り
縁でトリガされる。第2図Bに参照番号11と1
7で境界線の場所を示すように、時間窓の始まり
でフリツプフロツプ回路101の入力端子が未知
信号の論理1で付勢されれば、第2図Cの曲線1
3と14で示したように、フリツプフロツプ回路
101の出力は窓信号によつて値1にクロツクさ
れる。第2図Cにおいて直線15と16で未知信
号の複数の形状が存在することを示す。この形状
は時間窓が始まる前に信号の上昇縁があり、そし
て始まつてから信号の下降縁がある。また、上記
の存在は、フリツプフロツプ回路101によつて
誤差表示へと導かれる。第2図Cの直線7′と直
線10′とはそれぞれ第2図Bの直線7を直線1
0とにそれぞれ対応する時間を表わしている。
フリツプフロツプ回路102の出力信号の時間
的形状を第2D図に示す。フリツプフロツプ回路
102が存在することにより、回路はフリツプフ
ロツプ回路101では検出できない未知信号に対
する基準値からのずれに応答できることになる。
このような未知信号は、時間窓の始めで基準値に
対応するレベルをもつているが、基準値からのず
れは時間窓の中だけで発生する。時間窓内で発生
する基準値から異なるレベルへの遷移は、窓信号
のレベルをフリツプフロツプ回路102でクロツ
クするクロツク用の縁として作用する。
的形状を第2D図に示す。フリツプフロツプ回路
102が存在することにより、回路はフリツプフ
ロツプ回路101では検出できない未知信号に対
する基準値からのずれに応答できることになる。
このような未知信号は、時間窓の始めで基準値に
対応するレベルをもつているが、基準値からのず
れは時間窓の中だけで発生する。時間窓内で発生
する基準値から異なるレベルへの遷移は、窓信号
のレベルをフリツプフロツプ回路102でクロツ
クするクロツク用の縁として作用する。
第2図Bの参照番号17で示すように、時刻t1
またはそれ以降で、且つ第2図Bの参照番号18
で示すように時刻t2の前に発生する未知信号の縁
によつて、フリツプフロツプ回路102の出力端
子に論理1が現われる。フリツプフロツプ回路1
02の対応する出力信号を第2図Dでは19およ
び20で示してある。直線21と22とは時刻t1
とt2との間に立上り縁のある未知信号が、すべて
フリツプフロツプ回路102で検出されることを
示している。第2図Dの直線7″と10″とは第2
図Bの直線7と10とに対応する。
またはそれ以降で、且つ第2図Bの参照番号18
で示すように時刻t2の前に発生する未知信号の縁
によつて、フリツプフロツプ回路102の出力端
子に論理1が現われる。フリツプフロツプ回路1
02の対応する出力信号を第2図Dでは19およ
び20で示してある。直線21と22とは時刻t1
とt2との間に立上り縁のある未知信号が、すべて
フリツプフロツプ回路102で検出されることを
示している。第2図Dの直線7″と10″とは第2
図Bの直線7と10とに対応する。
上述から明らかなように、前記フリツプフロツ
プ回路101と102とはその一時的な動作にお
いて次のように相補特性をもつている。すなわ
ち、比較装置は時間窓の全存続期間中、未知信号
と基準値とを比較し、そして時間窓内のある時刻
に未知信号が基準値からずれた場合は、常にその
出力端子に論理1を与える。
プ回路101と102とはその一時的な動作にお
いて次のように相補特性をもつている。すなわ
ち、比較装置は時間窓の全存続期間中、未知信号
と基準値とを比較し、そして時間窓内のある時刻
に未知信号が基準値からずれた場合は、常にその
出力端子に論理1を与える。
本発明の一実施例による回路の機能を第2図に
示した信号波形で説明してきた。しかしながら、
この説明から明らかなように回路は任意の窓信号
で動作でき、しかも常に、時間窓の始まりに存在
するかあるいは時間窓内のもつと後の時刻で発生
するところの未知信号の基準値からのずれを示し
ている。時間窓が終つてから比較結果を回路の出
力端子から読取ることができる。そして、例えば
後続のレジスタ段または他の既知の回路要素で行
われる読取りが終つてから、回路は次の測定の準
備のためリセツトパルスをフリツプフロツプ回路
102のリセツト入力端子に加えてこれをリセツ
トすることができる。フリツプフロツプ回路10
1は窓信号で常にクロツクされており、したがつ
て時間窓より前のフリツプフロツプ回路の状態と
は無関係な各測定の終りに出力信号が更新される
ので、該回路101はリセツトする必要がない。
示した信号波形で説明してきた。しかしながら、
この説明から明らかなように回路は任意の窓信号
で動作でき、しかも常に、時間窓の始まりに存在
するかあるいは時間窓内のもつと後の時刻で発生
するところの未知信号の基準値からのずれを示し
ている。時間窓が終つてから比較結果を回路の出
力端子から読取ることができる。そして、例えば
後続のレジスタ段または他の既知の回路要素で行
われる読取りが終つてから、回路は次の測定の準
備のためリセツトパルスをフリツプフロツプ回路
102のリセツト入力端子に加えてこれをリセツ
トすることができる。フリツプフロツプ回路10
1は窓信号で常にクロツクされており、したがつ
て時間窓より前のフリツプフロツプ回路の状態と
は無関係な各測定の終りに出力信号が更新される
ので、該回路101はリセツトする必要がない。
リセツト入力端子Rに論理1を連続して加える
ことにより、第二のフリツプフロツプ回路102
の出力端子Q2を連続的に論理0にしておくこと
ができる。この状態でフリツプフロツプ回路はク
ロツク制御の下に未知信号をサンプルすることが
できる。フリツプフロツプ回路101のクロツク
入力端子にクロツク信号の立上り縁が現われる
と、未知信号はサンプル時刻でフリツプフロツプ
回路101にてクロツクされる。この第2の動作
モードは、特に切換えが非常に簡単なので、論理
アナライザおよびデータアナライザの回路に使用
するのに有利である。
ことにより、第二のフリツプフロツプ回路102
の出力端子Q2を連続的に論理0にしておくこと
ができる。この状態でフリツプフロツプ回路はク
ロツク制御の下に未知信号をサンプルすることが
できる。フリツプフロツプ回路101のクロツク
入力端子にクロツク信号の立上り縁が現われる
と、未知信号はサンプル時刻でフリツプフロツプ
回路101にてクロツクされる。この第2の動作
モードは、特に切換えが非常に簡単なので、論理
アナライザおよびデータアナライザの回路に使用
するのに有利である。
上述したように、市場から購入できるフリツプ
フロツプ回路の瞬時動作は試料ごとに異なつてい
る。したがつて、フリツプフロツプ回路101と
102の各クロツク入力端子またはデータ入力端
子の少なくとも一つまたは両方の前に可変遅延装
置を接続して、フリツプフロツプ回路101と1
02との間のクロツク時間に対するサンプル時間
の位置の差(これは設定時間と保持時間との概念
の中に入る)を補償するようにするのが便利であ
る。これによつて、特殊な動作特性を備えたフリ
ツプフロツプ回路を選び出さなくてよいから、生
産コストが低くなる。
フロツプ回路の瞬時動作は試料ごとに異なつてい
る。したがつて、フリツプフロツプ回路101と
102の各クロツク入力端子またはデータ入力端
子の少なくとも一つまたは両方の前に可変遅延装
置を接続して、フリツプフロツプ回路101と1
02との間のクロツク時間に対するサンプル時間
の位置の差(これは設定時間と保持時間との概念
の中に入る)を補償するようにするのが便利であ
る。これによつて、特殊な動作特性を備えたフリ
ツプフロツプ回路を選び出さなくてよいから、生
産コストが低くなる。
本発明の別の実施例による比較装置のブロツク
図を第3図に示す。第1図と比較して拡張したこ
の回路は、規定する基準値を選択可能にしたもの
で、測定の結果を時間窓の終りで記憶させ、その
結果をクロツクに同期させて更に次に伝えるよう
にし、そしてフリツプフロツプ回路102を窓比
較モードでリセツトするのに役立つ。
図を第3図に示す。第1図と比較して拡張したこ
の回路は、規定する基準値を選択可能にしたもの
で、測定の結果を時間窓の終りで記憶させ、その
結果をクロツクに同期させて更に次に伝えるよう
にし、そしてフリツプフロツプ回路102を窓比
較モードでリセツトするのに役立つ。
遅延装置103とフリツプフロツプ回路101
および102のD入力端子およびクロツク入力端
子とは、第1図と同様に未知信号と窓信号を受信
するように相互に接続されている。この実施例で
は、未知信号と基準信号とを受信する排他的OR
ゲート100が未知信号に対する入力端子D1の
前に接続されている。フリツプフロツプ回路10
1と102との出力端子は、互いにORゲートの
組合せで接続されており、そして第3のD型フリ
ツプフロツプ回路104のD入力端子に接続され
ている。クロツク信号はインバータ105を経由
してフリツプフロツプ回路104のクロツク入力
端子T3に供給される。フリツプフロツプ回路1
02には出力端子Q2と相補的な出力端子2が
設けられており、その出力信号は反転入力端子を
有するANDゲート106の入力端子の一つに供
給される。窓信号はリセツト信号を発生するため
ANDゲート106の他の入力窓に加えられる。
前記ANDゲート106からのリセツト信号はフ
リツプフロツプ回路102のリセツト入力端子R
の前段に接続されているORゲート107によ
り、モード選択信号と結合して回路を比較装置あ
るいはサンプリング回路として選択可能に動作で
きるようにしている。
および102のD入力端子およびクロツク入力端
子とは、第1図と同様に未知信号と窓信号を受信
するように相互に接続されている。この実施例で
は、未知信号と基準信号とを受信する排他的OR
ゲート100が未知信号に対する入力端子D1の
前に接続されている。フリツプフロツプ回路10
1と102との出力端子は、互いにORゲートの
組合せで接続されており、そして第3のD型フリ
ツプフロツプ回路104のD入力端子に接続され
ている。クロツク信号はインバータ105を経由
してフリツプフロツプ回路104のクロツク入力
端子T3に供給される。フリツプフロツプ回路1
02には出力端子Q2と相補的な出力端子2が
設けられており、その出力信号は反転入力端子を
有するANDゲート106の入力端子の一つに供
給される。窓信号はリセツト信号を発生するため
ANDゲート106の他の入力窓に加えられる。
前記ANDゲート106からのリセツト信号はフ
リツプフロツプ回路102のリセツト入力端子R
の前段に接続されているORゲート107によ
り、モード選択信号と結合して回路を比較装置あ
るいはサンプリング回路として選択可能に動作で
きるようにしている。
未知信号は適切に選択された基準信号の値1ま
たは0と選択的に比較される。同様な機能は未知
信号を選択可能に反転させても達成することがで
きる。時間窓の終りに前記インバータ105は窓
信号の立下り縁と相補的な立上り縁を発生し、こ
れによつてフリツプフロツプ回路101と102
の各Q出力端子に存在する測定結果がフリツプフ
ロツプ回路104でクロツクされる。フリツプフ
ロツプ回路102の出力端子Q2に論理1が存在
する場合、窓信号によつて時間窓の終りでリセツ
ト信号が発生し、このリセツトパルスはフリツプ
フロツプ回路104へ測定結果を書込む場合に少
なくとも1ゲート伝達遅れだけ遅延する。このよ
うにリセツト動作は時間窓が終つてからわずか後
で自動的に且つクロツク信号と同期して行われる
ので、回路は反復クロツク速度で信号を監視する
のに使用することができる。
たは0と選択的に比較される。同様な機能は未知
信号を選択可能に反転させても達成することがで
きる。時間窓の終りに前記インバータ105は窓
信号の立下り縁と相補的な立上り縁を発生し、こ
れによつてフリツプフロツプ回路101と102
の各Q出力端子に存在する測定結果がフリツプフ
ロツプ回路104でクロツクされる。フリツプフ
ロツプ回路102の出力端子Q2に論理1が存在
する場合、窓信号によつて時間窓の終りでリセツ
ト信号が発生し、このリセツトパルスはフリツプ
フロツプ回路104へ測定結果を書込む場合に少
なくとも1ゲート伝達遅れだけ遅延する。このよ
うにリセツト動作は時間窓が終つてからわずか後
で自動的に且つクロツク信号と同期して行われる
ので、回路は反復クロツク速度で信号を監視する
のに使用することができる。
前記は回路の例および信号の形状はすべて信号
の上昇縁でトリガされるようなフリツプフロツプ
回路について説明してきた。しかしながら、本発
明による回路は、回路配置が適合できる場合には
下降縁でトリガされるフリツプフロツプ回路を用
いて組立ててもよく、また可能と思われるフリツ
プフロツプ回路の種類を混合して使用してもよ
い。第3図の反転入力端子を有するANDゲート
106はNORゲートで置き換えてもよい。また、
ワイアドOR結線の代りにORゲートによつてフ
リツプフロツプ回路101と102との出力信号
から比較装置の出力信号が発生する場合に、フリ
ツプフロツプ回路102をリセツトする信号は、
フリツプフロツプ回路102の出力端子Q2で反
転された窓信号と出力信号とをANDゲートに導
入して発生させることができる。
の上昇縁でトリガされるようなフリツプフロツプ
回路について説明してきた。しかしながら、本発
明による回路は、回路配置が適合できる場合には
下降縁でトリガされるフリツプフロツプ回路を用
いて組立ててもよく、また可能と思われるフリツ
プフロツプ回路の種類を混合して使用してもよ
い。第3図の反転入力端子を有するANDゲート
106はNORゲートで置き換えてもよい。また、
ワイアドOR結線の代りにORゲートによつてフ
リツプフロツプ回路101と102との出力信号
から比較装置の出力信号が発生する場合に、フリ
ツプフロツプ回路102をリセツトする信号は、
フリツプフロツプ回路102の出力端子Q2で反
転された窓信号と出力信号とをANDゲートに導
入して発生させることができる。
このような設計では、フリツプフロツプ回路1
02の相補出力端子2は無くてもよい。回路代
数学の規則にしたがう本発明の実施例のその他の
変形については当業界にたずさわる人々には明ら
かである。このような変更例においては、異なる
論理値に異なる信号レベルを割当てることがで
き、そしてゲートとフリツプフロツプ回路との組
合せ機能をこれにしたがつていろいろに選択する
ことができる。更には各回路素子の信号伝達時間
が異なるのを補正するために、遅延回路を設ける
ことができる。
02の相補出力端子2は無くてもよい。回路代
数学の規則にしたがう本発明の実施例のその他の
変形については当業界にたずさわる人々には明ら
かである。このような変更例においては、異なる
論理値に異なる信号レベルを割当てることがで
き、そしてゲートとフリツプフロツプ回路との組
合せ機能をこれにしたがつていろいろに選択する
ことができる。更には各回路素子の信号伝達時間
が異なるのを補正するために、遅延回路を設ける
ことができる。
第1図は本発明の一実施例による比較装置のブ
ロツク図、第2図A〜Dはその各部における波形
図、第3図は他の実施例を示す回路図である。 101,102,104:フリツプフロツプ回
路、103:遅延回路、105,106,10
7:ゲート回路。
ロツク図、第2図A〜Dはその各部における波形
図、第3図は他の実施例を示す回路図である。 101,102,104:フリツプフロツプ回
路、103:遅延回路、105,106,10
7:ゲート回路。
Claims (1)
- 【特許請求の範囲】 1 所定の時間窓内で二進の未知信号のレベルを
所定の基準レベルと比較して、その比較結果を示
す出力信号を供給する装置で、次の(イ)〜(ホ)より成
る比較装置。 (イ) それぞれの信号入力端子、クロツク入力端子
および出力端子とを具えた第一、第二のフリツ
プフロツプ回路。 (ロ) 前記第一のフリツプフロツプ回路の信号入力
端子と前記第二のフリツプフロツプ回路のクロ
ツク入力端子とを接続して前記未知信号を受信
する手段。 (ハ) 前記第一のフリツプフロツプ回路のクロツク
入力端子と前記第二のフリツプフロツプ回路の
信号入力端子とを接続して窓信号を受信する手
段。 前記窓信号が第1の信号レベルから第2の信
号レベルへ遷移すると前記時間窓の開始が指示
され、該開始における前記未知信号の信号レベ
ルが前記第一のフリツプフロツプ回路の出力端
子に供給される。 前記未知信号が前記所定の基準レベルから別
のレベルに遷移すると、前記窓信号の該遷移時
の信号レベルが前記第二のフリツプフロツプ回
路の出力端子に供給される。 (ニ) 前記第一のフリツプフロツプ回路の出力端子
と前記第二のフリツプフロツプ回路の出力端子
とのそれぞれの信号の論理和を前記出力信号と
する手段。 (ホ) 前記第二のフリツプフロツプに備えられ、リ
セツト信号を受信して前記第二のフリツプフロ
ツプの出力端子に前記窓信号が前記第一の信号
レベルで供給した信号レベルを供給するリセツ
ト手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3346942A DE3346942C1 (de) | 1983-12-24 | 1983-12-24 | Vergleicherschaltung fuer binaere Signale |
| DE3346942.3 | 1983-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60149220A JPS60149220A (ja) | 1985-08-06 |
| JPH0342810B2 true JPH0342810B2 (ja) | 1991-06-28 |
Family
ID=6218036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59266047A Granted JPS60149220A (ja) | 1983-12-24 | 1984-12-17 | 比較装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4613777A (ja) |
| JP (1) | JPS60149220A (ja) |
| DE (1) | DE3346942C1 (ja) |
| GB (1) | GB2152778B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691189A (en) * | 1986-05-23 | 1987-09-01 | Rca Corporation | Comparator with cascaded latches |
| US4808840A (en) * | 1987-11-20 | 1989-02-28 | International Business Machines Corporation | Dynamic edge-triggered latch |
| EP0325670B1 (en) * | 1988-01-28 | 1990-09-26 | Hewlett-Packard GmbH | Binary signal state change detector circuit |
| JPH06237151A (ja) * | 1993-02-10 | 1994-08-23 | Fujitsu Ltd | 半導体集積回路装置 |
| DE4305442C2 (de) * | 1993-02-23 | 1999-08-05 | Hewlett Packard Gmbh | Verfahren und Vorrichtung zum Erzeugen eines Testvektors |
| US5719508A (en) * | 1996-02-01 | 1998-02-17 | Northern Telecom, Ltd. | Loss of lock detector for master timing generator |
| US6252433B1 (en) * | 1999-05-12 | 2001-06-26 | Southwest Research Institute | Single event upset immune comparator |
| FR2952770B1 (fr) * | 2009-11-13 | 2011-11-25 | Thales Sa | Circuit de commutation d'horloges sans parasites |
| US11387941B2 (en) * | 2020-02-04 | 2022-07-12 | Macronix International Co., Ltd | Signal transceiving system and method |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3675047A (en) * | 1971-06-07 | 1972-07-04 | Northrop Corp | Precision pulse generator |
| US3725792A (en) * | 1972-01-07 | 1973-04-03 | Tektronix Inc | Jitter-free trigger control circuit |
| JPS5615168B2 (ja) * | 1973-08-28 | 1981-04-08 | ||
| JPS54121049A (en) * | 1978-03-13 | 1979-09-19 | Fujitsu Ltd | Pulse phase control circuit |
| US4287442A (en) * | 1979-02-26 | 1981-09-01 | Motorola, Inc. | Edge sense latch |
| JPS6016145B2 (ja) * | 1979-03-20 | 1985-04-24 | 株式会社日立製作所 | クロツク信号抽出方式 |
| ZA805412B (en) * | 1979-09-14 | 1981-08-26 | Plessey Overseas | Zero-crossing comparators with threshold validation |
| US4370569A (en) * | 1980-10-30 | 1983-01-25 | Hewlett-Packard Company | Integratable single pulse circuit |
| US4399412A (en) * | 1981-12-21 | 1983-08-16 | Gte Automatic Electric Labs Inc. | Duty cycle monitor circuit |
| JPS58205329A (ja) * | 1982-05-25 | 1983-11-30 | Toshiba Corp | 信号判定回路 |
-
1983
- 1983-12-24 DE DE3346942A patent/DE3346942C1/de not_active Expired
-
1984
- 1984-12-17 JP JP59266047A patent/JPS60149220A/ja active Granted
- 1984-12-20 US US06/684,996 patent/US4613777A/en not_active Expired - Lifetime
- 1984-12-21 GB GB08432514A patent/GB2152778B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3346942C1 (de) | 1985-01-24 |
| GB8432514D0 (en) | 1985-02-06 |
| JPS60149220A (ja) | 1985-08-06 |
| GB2152778A (en) | 1985-08-07 |
| GB2152778B (en) | 1987-03-04 |
| US4613777A (en) | 1986-09-23 |
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