JPH0342819B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、クロツク信号に同期して動作する
アツプダウンカウンタに係り、特に多ビツト構成
にした場合の動作速度の低下を防止するようにし
た改良に関する。

［発明の技術的背景とその問題点］ 第５図は従来のアツプダウンカウンタの構成を
示す回路図である。このカウンタは４ビツト構成
のものであり、１個のＤ型フリツプフロツプ１、
３個のJKフリツプフロツプ２ないし４およびこ
れらJKフリツプフロツプに対するＪ、Ｋ入力信
号を形成するための、それぞれ２個のアンドゲー
ト１１，１２と１個のオアゲート１３とから構成
された論理回路５ないし７等で構成されている。
上記Ｄ型フリツプフロツプ１およびJKフリツプ
フロツプ２ないし４の各同期信号入力端にはクロ
ツク信号CKが並列に供給されるようになつてい
る。さらにＤ型フリツプフロツプ１は、出力端
とデータ入力端とが短絡されてバイナリカウンタ
を構成しており、Ｑ出力信号Ｑ０がこのカウンタ
の最下位ビツトすなわち０ビツト目の出力信号に
されている。JKフリツプフロツプ２ないし４は
各Ｊ、Ｋ信号入力端に上記３個の論理回路５ない
し７のうち対応するものの出力信号が供給される
ようになつており、これらフリツプフロツプ２な
いし４のＱ出力信号Ｑ１，Ｑ２，Ｑ３がこのカウ
ンタの１ビツト目から３ビツト目の出力信号にさ
れている。

上記論理回路５内のアンドゲート１１には上記
Ｄ型フリツプフロツプ１のＱ出力信号Ｑ０とアツ
プ／ダウンモード切替信号Ｕ／Ｄとが並列に供給
され、同じく論理回路５内のもう一つのアンドゲ
ート１２には信号０と信号Ｕ／Ｄの反転信号と
が並列に供給され、この両アンドゲート１１，１
２の出力信号がオアゲート１３に並列に供給され
ている。そしてこのオアゲート１３の出力信号が
１ビツト目のJKフリツプフロツプ２にＪ、Ｋ入
力信号として供給されている。

上記論理回路６内のアンドゲート１１にはJK
フリツプフロツプ２のＱ出力信号Ｑ１、Ｄ型フリ
ツプフロツプ１のＱ出力信号Ｑ０およびアツプ／
ダウンモード切替信号Ｕ／Ｄが並列に供給され、
同じく論理回路６内のもう一つのアンドゲート１
２には信号１，０およびＵ／Ｄの反転信号と
が並列に供給され、この両アンドゲート１１，１
２の出力信号がオアゲート１３に並列に供給され
ている。そしてこのオアゲート１３の出力信号が
２ビツト目のJKフリツプフロツプ２にＪ、Ｋ入
力信号として供給されている。

上記論理回路７内のアンドゲート１１には上記
JKフリツプフロツプ３のＱ出力信号Ｑ２、JKフ
リツプフロツプ２のＱ出力信号Ｑ１、Ｄ型フリツ
プフロツプ１のＱ出力信号Ｑ０およびアツプ・ダ
ウンモード切替信号Ｕ／Ｄとが並列に供給され、
同じく論理回路７内のもう一つのアンドゲート１
２には信号２，１，０および信号Ｕ／Ｄの
反転信号とが並列に供給され、この両アンドゲー
ト１１，１２の出力信号がオアゲート１３に並列
に供給されている。そしてこのオアゲート１３の
出力信号が３ビツト目のJKフリツプフロツプ４
にＪ、Ｋ入力信号として供給されている。

このような従来のカウンタにおいて、JKフリ
ツプフロツプ２，３，４の入力信号を形成する論
理回路５，６，７では、上位ビツトになるにつれ
てアンドゲート１１，１２の入力端子数が１本づ
つ順次増加している。このため、多ビツトのカウ
ンタを構成すればする程、フリツプフロツプの入
力信号を形成する論理回路の素子数が多くなり、
ビツト数の増加に伴い全体の素子数が指数関数的
に多くなつていくという欠点がある。ちなみに、
第５図のようなカウンタをCMOS構成で実現す
る場合、ビツト数をｍとしたときに全体の素子数
Ｍは次式で表わされる。

Ｍ＝_∞ 〓^m=1 ｛68＋46(m-2)＋(m-3)｝ ……１ そこでこの発明の途中の過程において、本発明
者等は多ビツト構成にした場合であつても素子数
が異常に多くならず、従来回路に比較して少ない
素子数で構成できるアツプダウンカウンタを発明
した。このカウンタは特願昭59−144678号の願書
に添付した明細書および図面に記載されているも
のであり、その構成を第６図の回路図に示す。こ
のカウンタも４ビツト構成のものであり、従来回
路の論理回路５，６，７の代わりに論理回路２
１，２２，２３を用いるようにしたものである。
初段の論理回路２１はＤ型フリツプフロツプ１の
Ｑ信号０およびアツプ／ダウンモード切替信号
Ｕ／Ｄがそれぞれ並列に供給されるノアゲート３
１およびナンドゲート３２、上記ナンドゲート３
２の出力信号と上記ノアゲート３１の出力信号が
インバータ３３を介して並に供給されるナンドゲ
ート３４とから構成されており、ナンドゲート３
４の出力信号が上記JKフリツプフロツプ２にＪ、
Ｋ入力として供給されている。

次段の論理回路２２は上記初段の論理回路２１
内のインバータ３３の出力信号およびJKフリツ
プフロツプ２の出力信号１が並に供給される
ノアゲート３１、初段の論理回路２１内のインバ
ータ３３の出力信号と初段の論理回路２１内のナ
ンドゲート３２の出力信号がインバータ４２を介
して並列に供給されるナンドゲート４３、上記ナ
ンドゲート４３の出力信号と上記ノアゲート４１
の出力信号がインバータ４４を介して並列に供給
されるナンドゲート４５とから構成されており、
ナンドゲート４５の出力信号が上記JKフリツプ
フロツプ３にＪ、Ｋ入力として供給されている。
これ以降の論理回路すなわち論理回路２３は上記
論理回路２２と同様に構成されており、入力信号
のみが異なつているだけである。

このような構成のカウンタにおいて、各Ｊフリ
ツプフロツプに入力信号を供給する論理回路では
ビツトの位置に関係なく、ノアゲート４１とナン
ドゲート４３の入力端子は常に２本づつである。
このため、多ビツト構成のカウンタを構成しても
素子数が増加する割合いは従来よりも少なくでき
る。このように第６図のカウンタでは従来のもの
に比較して素子数を削減することができる。

ところで、アツプ／ダウンモード切替信号Ｕ／
Ｄは最下位ビツトから順次各段の論理回路２１，
２２，２３に伝達されており、特にアツプ／ダウ
ンモード切替信号Ｕ／Ｄが０レベルにされるアツ
プカウントモードの際に、この信号Ｕ／Ｄは１段
目の論理回路内２１ではノアゲート３１とインバ
ータ３３を直列に介して、これ以外の論理回路内
ではノアゲート４１とインバータ４４をそれぞれ
直列に介して伝達されている。このため、多ビツ
ト構成になるばなる程、後段の各JKフリツプフ
ロツプに供給されるＪ、Ｋ入力信号のレベルの確
定が遅くなり、高速のクロツク信号CKで動作さ
せた場合に誤動作が発生する恐れがある。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、素子数が少なくしかも
高速動作が可能なアツプダウンカウンタを提供す
ることにある。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
クロツク信号を分周して最下位ビツトである第０
ビツト目のカウント出力信号を得るバイナリカウ
ンタと、入力信号が一方論理レベル状態のときに
上記クロツク信号に同期して出力信号のレベルを
反転させて第１ビツト目ないし第ｎビツト目のカ
ウント出力信号を得るｎ個のフリツプフロツプ
と、上記バイナリカウンタと第１ビツト目のカウ
ント出力信号を得る第１ビツト目のフリツプフロ
ツプとの間に挿入され、上記バイナリカウンタの
カウント出力信号とアツプ／ダウンモード切替信
号との論理積信号及び論理和信号をそれぞれ得る
第１、第２の論理ゲートと、上記第２の論理ゲー
トの出力信号を反転する第３の論理ゲートと、上
記第１、第３の論理ゲートの出力信号の論理積信
号を得る第４の論理ゲートとから構成され、上記
第４の論理ゲートの出力信号を上記第１ビツト目
のフリツプフロツプに入力信号として供給する第
１の論理回路と、上記第１ビツト目ないし第ｎビ
ツト目のカウント出力信号を得る上記ｎ個のフリ
ツプフロツプ相互間に挿入され、それぞれが上記
第１の論理回路と同様に第１、第２、第３及び第
４の論理ゲートとから構成された第２ないし第ｎ
の論理回路とを具備し、上記第２ないし第ｎの論
理回路のうち第ｉ（ｉ＝２〜ｎ）の論理回路内の
第１、第２の論理ゲートには第（ｉ−１）ビツト
目のカウント出力信号を得る上記フリツプフロツ
プのカウント出力信号と第（ｉ−１）の論理回路
内の第１、第２の論理ゲートの出力信号のそれぞ
れが供給され、第ｉの論理回路内の第３の論理ゲ
ートには第ｉの論理回路内の第２の論理ゲートの
出力信号が供給され、第ｉの論理回路内の第４の
論理ゲートには第ｉの論理回路内の第１、第３の
論理ゲートの出力信号が供給されてなり、第１お
よび第２ないし第ｎの論理回内でのアツプ／ダウ
ンモード切替信号の伝達経路に存在するゲートの
数を減少させるようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係るアツプダウンカウンタ
を４ビツト出力のものに実施した場合の構成を示
す回路図である。Ｄ型フリツプフロツプ５１およ
びJKフリツプフロツプ５２ないし５４の各同期
信号入力端にはクロツク信号CKが並列に供給さ
れるようになつている。上記Ｄ型フリツプフロツ
プ５１は出力端とデータ入力端とが短絡されて
バイナリカウンタを構成しており、そのＱ出力信
号Ｑ０がこのカウンタの最下位ビツトすなわち０
ビツト目の出力信号にされている。JKフリツプ
フロツプ５２ないし５４は各Ｊ、Ｋ信号入力端に
３個の論理回路５５ないし５７のうち対応するも
のの出力信号が供給されるようになつており、こ
れらフリツプフロツプ５２ないし５４のＱ出力信
号Ｑ１，Ｑ２，Ｑ３がこのカウンタの１ビツト目
から３ビツト目の出力信号にされている。

上記論理回路５５はＤ型フリツプフロツプ５１
とJKフリツプフロツプ５２との間に挿入されて
おり、この論理回路５４はＤ型フリツプフロツプ
５１のＱ信号Ｑ０およびアツプ／ダウンモード切
替信号Ｕ／Ｄがそれぞれ並列に供給されるナンド
ゲート６１およびノアゲート６２、上記ナンドゲ
ート６１の出力信号と上記ノアゲート６２の出力
信号がインバータ６３を介して並列に供給される
ナンドゲート６４とから構成されている。そして
ナンドゲート６４の出力信号が上記JKフリツプ
フロツプ５２にＪ、Ｋ入力として供給されてい
る。

次段の論理回路５６はJKフリツプフロツプ５
２，５３の相互間に挿入されており、上記論理回
路５５内のナンドゲート６１およびノアゲート６
２の出力信号それぞれJKフリツプフロツプ５２
の出力信号１が並列に供給されるノアゲート
７１およびナンドゲート７２、上記ナンドゲート
７２の出力信号と上記ノアゲート７１の出力信号
がインバータ７３を介して並列に供給されるナン
ドゲート７４とから構成されている。そしてナン
ドゲート７４の出力信号が上記JKフリツプフロ
ツプ５３にＪ、Ｋ入力として供給されている。

次段の論理回路５７はJKフリツプフロツプ５
３，５４の相互間に挿入されており、上記論理回
路５６と同様にノアゲート７１、ナンドゲート７
２、インバータ７３およびナンドゲート７４とか
ら構成されている。この論理回路５７内のノアゲ
ート７１およびナンドゲート７２には上記論理回
路５６内のナンドゲート７１およびノアゲート７
２の出力信号それぞれとJKフリツプフロツプ５
３のＱ出力信号Ｑ２が並列に供給されている。そ
して上記ナンドゲート７２の出力信号と上記ノア
ゲート７１の出力信号がインバータ７３を介して
並列にナンドゲート７４に供給されており、この
ナンドゲート７４の出力信号が上記JKフリツプ
フロツプ５４にＪ、Ｋ入力として供給されてい
る。

すなわち、論理回路５５にはＤ型フリツプフロ
ツプ５１のＱ出力信号と信号Ｕ／Ｄが供給され、
この論理回路５５はこれらの信号からJKフリツ
プフロツプ５２に対する入力信号を発生する。次
の論理回路５６には論理回路５５の途中の信号と
JKフリツプフロツプ５２の出力信号とが供給
され、この論理回路５６はこれらの信号からJK
フリツプフロツプ５３に対する入力信号を発生す
る。次の論理回路５７には論理回路５６の途中の
信号とJKフリツプフロツプ５３のＱ出力信号と
が供給され、この論理回路５７はこれらの信号か
らJKフリツプフロツプ５４に対する入力信号を
発生する。このように論理回路５５にＤ型フリツ
プフロツプ５１のＱ出力信号が供給されており、
論理回路５６にはJKフリツプフロツプ５６の
出力信号が供給されており、論理回路５７には
JKフリツプフロツプ５７のＱ出力信号がそれぞ
れ供給されており、上記３個の論理回路５５，５
６，５７にはＤ型フリツプフロツプおよびJKフ
リツプフロツプ５２，５３のＱおよび出力信号
が交互に供給されている。

次に上記のような構成の回路の動作を説明す
る。この実施例のカウンタは、アツプ／ダウンモ
ード切替信号Ｕ／Ｄを１レベルにすることにより
アツプカウンタとして動作し、反対に信号Ｕ／Ｄ
を０レベルにすることによりダウンカウンタとし
て動作する。

そこでまず、アツプカウント動作を第２図のタ
イミングチヤートを用いて説明する。Ｄ型フリツ
プフロツプ５１はクロツク信号CKを順次２分周
するので、そのカウント出力信号Ｑ０は第２図に
示すようにCKの２倍の周期を持つ信号となる。
このとき信号Ｕ／Ｄは１レベルにされているの
で、論理回路５５ではノアゲート６２の出力信号
がＤ型フリツプフロツプ５１のＱ出力信号にかか
わらず０レベルのままにされる。一方、ナンドゲ
ート６１はＤ型フリツプフロツプ５１のＱ出力信
号Ｑ０を反転してナンドゲート６４に供給する。
ここでノアゲート６２の出力信号は０レベルにさ
れており、これに続くインバータ６３の出力信号
は１レベルにされているので、上記ナンドゲート
６４はナンドゲート６１の出力信号を反転するイ
ンバータとして作用する。従つて、この論理回路
５５からJKフリツプフロツプ５２に供給される
Ｊ、Ｋ入力信号は、信号Ｑ０と同相の信号とな
る。１ビツト目のカウント出力信号Ｑ１を得る
JKフリツプフロツプ５２は、上記論理回路５５
からの出力信号が１レベルにされているときにク
ロツク信号のCKの立ち上がりに同期してその出
力信号のレベルを反転する。初期状態のとき、こ
のJKフリツプフロツプ５２のＱ出力信号Ｑ１が
０レベルにされていれば、この信号Ｑ１は第２図
に示すように信号Ｑ０の立ち下がりに同期して変
化し、しかも信号Ｑ０の２倍の周期を持つ信号と
なる。

次の論理回路５６において、ナンドゲート７２
には論理回路５５内のノアゲート６２の常に０レ
ベルにされた出力信号が供給されている。このた
め、このナンドゲート７２の出力信号は常に１レ
ベルにされている。一方、ノアゲート７１はJK
フリツプフロツプ５２の出力信号１を反転す
るインバータとして作用し、その出力信号は同様
にインバータとして作用するナンドゲート７４に
供給されている。従つて、この論理回路５６から
JKフリツプフロツプ５３に供給されるＪ、Ｋ入
力信号は、信号１と逆相、すなわちＱ１と同相
の信号となる。このJKフリツプフロツプ５３は
上記論理回路５６からの出力信号が１レベルにさ
れているときクロツク信号CKの立ち上がりに同
期してその出力信号のレベルを反転する。初期状
態のとき、このJKフリツプフロツプ５３のＱ出
力信号Ｑ２が０レベルにされていれば、この信号
Ｑ２は第２図に示すように信号Ｑ１の立ち下がり
に同期して変化し、しかも信号Ｑ０の４倍の周期
を持つ信号となる。

次の論理回路５７において、ノアゲート７１に
は論理回路５６内のナンドゲート７２の常に１レ
ベルにされた出力信号が供給されている。このた
め、このノアゲート７１の出力信号は常に０レベ
ルにされ、これに続くインバータ７３の出力信号
は常に１レベルにされている。一方、ナンドゲー
ト７２はJKフリツプフロツプ５３のＱ出力信号
Ｑ２を反転するインバータとして作用し、その出
力信号は同様にインバータとして作用するナンド
ゲート７４に供給されている。従つて、この論理
回路５７からJKフリツプフロツプ５４に供給さ
れるＪ、Ｋ入力信号は、信号Ｑ２と同相の信号と
なる。このJKフリツプフロツプ５４は上記論理
回路５６からの出力信号が１レベルにされている
ときクロツク信号CKの立ち上がりに同期してそ
の出力信号のレベルを反転する。初期状態のと
き、このJKフリツプフロツプ５４のＱ出力信号
Ｑ３が０レベルにされていれば、この信号Ｑ３は
第２図に示すように信号Ｑ２の立ち下がりに同期
して変化し、しかも信号Ｑ０の８倍の周期を持つ
信号となる。

このように信号Ｕ／Ｄが１レベルにされている
ときにこのカウンタはアツプカウンタとして動作
し、そのカウント状態は第２図に示すようにバイ
ナリで順次増加していく。

次にダウンカウント動作を第３図のタイミング
チヤートを用いて説明する。Ｄ型フリツプフロツ
プ５１はアツプカウント動作の場合と同様にクロ
ツク信号CKを順次２分周するので、そのカウン
ト出力信号Ｑ０はCKの２倍の周期を持つ信号と
なる。このとき信号Ｕ／Ｄは０レベルにされてい
るので、論理回路５５ではナンドゲート６１の出
力信号がＤ型フリツプフロツプ５１のＱ出力信号
にかかわらず１レベルのままにされる。一方、ノ
アゲート６２はＤ型フリツプフロツプ５１のＱ出
力信号Ｑ０を反転し、インバータ６３を介してナ
ンドゲート６４に供給する。従つて、この論理回
路５５からJKフリツプフロツプ５２に供給され
るＪ、Ｋ入力信号は、信号Ｑ０と逆相の信号とな
る。１ビツト目のカウント出力信号Ｑ１を得る
JKフリツプフロツプ５２は、上記論理回路５５
からの出力信号が１レベルにされているときにク
ロツク信号のCKの立ち上がりに同期してその出
力信号のレベルを反転する。初期状態のとき、こ
のJKフリツプフロツプ５２のＱ出力信号Ｑ１が
０レベルにされていれば、この信号Ｑ１は第３図
に示すように信号Ｑ０の立ち上がりに同期して変
化し、しかも信号Ｑ０の２倍の周期を持つ信号と
なる。

次の論理回路５６において、ノアゲート７１に
は論理回路５５内のナンドゲート６１の常に１レ
ベルにされた出力信号が供給されている。このた
め、このノアゲート７１の出力信号は常に０レベ
ルにされ、これに続くインバータ７３の出力信号
は常に１レベルにされている。一方、ナンドゲー
ト７２はJKフリツプフロツプ５２の出力信号
Ｑ１を反転するインバータとして作用し、その出
力信号は同様にインバータとして作用するナンド
ゲート７４に供給されている。従つて、この論理
回路５６からJKフリツプフロツプ５３に供給さ
れるＪ、Ｋ入力信号は、信号１と同相の信号と
なる。このJKフリツプフロツプ５３は上記論理
回路５６からの出力信号が１レベルにされている
ときクロツク信号CKの立ち上がりに同期してそ
の出力信号のレベルを反転する。初期状態のと
き、このJKフリツプフロツプ５３のＱ出力信号
Ｑ２が０レベルにされていれば、この信号Ｑ２は
第３図に示すように信号Ｑ１の立ち上がりに同期
して変化し、しかも信号Ｑ０の４倍の周期を持つ
信号となる。

次の論理回路５７において、ナンドゲート７２
には論理回路５６内のノアゲート７１の常に０レ
ベルにされた出力信号が供給されている。このた
め、このナンドゲート７２の出力信号は常に１レ
ベルにされる。一方、ノアゲート７１はJKフリ
ツプフロツプ５３のＱ出力信号Ｑ２を反転するイ
ンバータとして作用し、その出力信号はインバー
タ７３を介して、同様にインバータとして作用す
るナンドゲート７４に供給されている。従つて、
この論理回路５７からJKフリツプフロツプ５４
に供給されるＪ、Ｋ入力信号は、信号Ｑ２と逆相
の信号となる。このJKフリツプフロツプ５４は
上記論理回路５６からの出力信号が１レベルにさ
れているときクロツク信号CKの立ち上がりに同
期してその出力信号のレベルを反転する。初期状
態のとき、このJKフリツプフロツプ５４のＱ出
力信号Ｑ３が０レベルにされていれば、この信号
Ｑ３は第３図に示すように信号Ｑ２の立ち上がり
に同期して変化し、しかも信号Ｑ０の８倍の周期
を持つ信号となる。

このように信号Ｕ／Ｄが０レベルにされている
ときにこのカウンタはダウンカウンタとして動作
し、そのカウント状態は第３図に示すようにバイ
ナリで順次減少していく。

ところで、このような構成のカウンタにおい
て、各JKフリツプフロツプに入力信号を供給す
る各論理回路では、ビツトの位置に関係なくノア
ゲート７１とナンドゲート７２の入力端子数は２
本づつである。このため、多ビツトのカウンタを
構成しても素子数が増加する割合いは従来よりも
少なくなる。

しかも上記実施例回路では、アツプ／ダウンモ
ード切替信号Ｕ／Ｄが１レベルおよび０レベルに
されるアツプ／ダウンカウント両モードの際に、
この信号Ｕ／Ｄは各論理回路内ではそれぞれ１個
のノアゲートもしくはナンドゲートを通過するだ
けである。従つて、第６図の回路において特にア
ツプカウントモードの際に問題となつていた、高
速クロツク信号CKによる動作時に発生する誤動
作は、より高い周波数側に移る。従つて、上記実
施例回路では高速動作が実現できる。

第４図はこの発明の他の実施例の構成を示す回
路図である。上記実施例回路では、論理回路５５
にはＤ型フリツプフロツプ５１のＱ出力信号と信
号Ｕ／Ｄを供給し、この論理回路５５ではこれら
の信号からJKフリツプフロツプ５２に対する入
力信号を発生させ、次の論理回路５６には論理回
路５５の途中の信号とJKフリツプフロツプ５２
の出力信号とを供給し、この論理回路５６では
これらの信号からJKフリツプフロツプ５３に対
する入力信号を発生させ、次の論理回路５７には
論理回路５６の途中の信号とJKフリツプフロツ
プ５３のＱ出力信号とを供給し、この論理回路５
７ではこれらの信号からJKフリツプフロツプ５
４に対する入力信号を発生させるようにしてお
り、論理回路５５にＤ型フリツプフロツプ５１の
Ｑ出力信号を供給し、論理回路５６にはJKフリ
ツプフロツプ５６の出力信号を供給し、論理回
路５７にはJKフリツプフロツプ５７のＱ出力信
号をそれぞれ供給して、上記３個の論理回路５
５，５６，５７にはフリツプフロツプおよびJK
フリツプフロツプ５２，５３のＱおよび出力信
号をこの順で交互に供給する場合の実施例でであ
る。これに対してこの実施例回路では３個の論理
回路５５，５６，５７に対して、Ｄ型フリツプフ
ロツプおよびJKフリツプフロツプ５２，５３の
ＱおよびＱ出力信号をこの順で交互に供給するよ
うにしたものである。

この実施例回路の場合にはアツプ／ダウンモー
ド切替信号Ｕ／Ｄが１レベルにされているときに
ダウンモードに、０レベルにされているときにア
ツプモードにそれぞれされ、アツプカウント動作
時およびダウンカウント動作時のタイミングチヤ
ートは第２図、第３図と同様である。

［発明の効果］ 以上説明したようにこの発明によれば、素子数
が少なくしかも高速動作が可能なアツプダウンカ
ウンタを提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るアツプダウンカウンタ
の一実施例の構成を示す回路図、第２図および第
３図はそれぞれ上記実施例回路の動作を説明する
ためのタイミングチヤート、第４図はこの発明の
他の実施例の構成を示す回路図、第５図は従来回
路の回路図、第６図はこの発明の途中の過程にお
いて発明された回路の回路図である。 ５１……Ｄ型フリツプフロツプ、５２，５３，
５４……JKフリツプフロツプ、５５，５６，５
７……論理回路。

Claims (1)

1. 【特許請求の範囲】 １ クロツク信号を分周して最下位ビツトである
   第０ビツト目のカウント出力信号を得るバイナリ
   カウンタと、 入力信号が一方論理レベル状態のときに上記ク
   ロツク信号に同期して出力信号のレベルを反転さ
   せて第１ビツト目ないし第ｎビツト目のカウント
   出力信号を得るｎ個のフリツプフロツプと、 上記バイナリカウンタと第１ビツト目のカウン
   ト出力信号を得る第１ビツト目のフリツプフロツ
   プとの間に挿入され、上記バイナリカウンタのカ
   ウント出力信号とアツプ／ダウンモード切替信号
   との論理積信号及び論理和信号をそれぞれ得る第
   １、第２の論理ゲートと、上記第２の論理ゲート
   の出力信号を反転する第３の論理ゲートと、上記
   第１、第３の論理ゲートの出力信号の論理積信号
   を得る第４の論理ゲートとから構成され、上記第
   ４の論理ゲートの出力信号を上記第１ビツト目の
   フリツプフロツプに入力信号として供給する第１
   の論理回路と、 上記第１ビツト目ないし第ｎビツト目のカウン
   ト出力信号を得る上記ｎ個のフリツプフロツプ相
   互間に挿入され、それぞれが上記第１の論理回路
   と同様に第１、第２、第３及び第４の論理ゲート
   とから構成された第２ないし第ｎの論理回路とを
   具備し、 上記第２ないし第ｎの論理回路のうち第ｉ（ｉ
   ＝２〜ｎ）の論理回路内の第１、第２の論理ゲー
   トには第（ｉ−１）ビツト目のカウント出力信号
   を得る上記フリツプフロツプのカウント出力信号
   と第（ｉ−１）の論理回路内の第１、第２の論理
   ゲートの出力信号のそれぞれが供給され、第ｉの
   論理回路内の第３の論理ゲートには第ｉの論理回
   路内の第２の論理ゲートの出力信号が供給され、
   第ｉの論理回路内の第４の論理ゲートには第ｉの
   論理回路内の第１、第３の論理ゲートの出力信号
   が供給されてなることを特徴とするアツプダウン
   カウンタ。