JPH0343847A - キャッシュメモリへのデータ転送方式 - Google Patents
キャッシュメモリへのデータ転送方式Info
- Publication number
- JPH0343847A JPH0343847A JP1179313A JP17931389A JPH0343847A JP H0343847 A JPH0343847 A JP H0343847A JP 1179313 A JP1179313 A JP 1179313A JP 17931389 A JP17931389 A JP 17931389A JP H0343847 A JPH0343847 A JP H0343847A
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- JP
- Japan
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- flip
- flop
- data
- cache memory
- cache
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- 230000015654 memory Effects 0.000 title claims abstract description 78
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリへのデータ転送方式、特に、
キャッシュ・ミス・ヒット後の主記憶からキャッシュメ
モリへのデータ転送方式に関する。
キャッシュ・ミス・ヒット後の主記憶からキャッシュメ
モリへのデータ転送方式に関する。
従来、この種のデータ転送方式は主記憶からシステム・
データ・バスを介して４Ｔ間にわたって送られてきたデ
ータを順次キャッシュメモリに書き込んでいたため１回
のキャッシュ・ミス・ヒ。
データ・バスを介して４Ｔ間にわたって送られてきたデ
ータを順次キャッシュメモリに書き込んでいたため１回
のキャッシュ・ミス・ヒ。
トにより主記憶から読み出したデータをキャッシュメモ
リに書き込む際には４Ｔ間必要となっていた。
リに書き込む際には４Ｔ間必要となっていた。
上述した従来のキャッシュ・メモリへのデータ転送方式
は、キャッシュメモリへのデータ書込みに４クロツク要
しているので、その４クロック間はキャッシュメモリへ
のアクセスができないという欠点がある。
は、キャッシュメモリへのデータ書込みに４クロツク要
しているので、その４クロック間はキャッシュメモリへ
のアクセスができないという欠点がある。
本発明のキャッシュメモリへのデータ転送方式は、キャ
ッシュメモリアドレスセレクタと、データ転送タイミン
グを示すシフトフリップフロップと、データ転送数をカ
ウントするフリップフロップと、データ転送時のＣＰＵ
アドレスを格納するフリップフロップと、主記憶リード
データを格納するフリップフロップとそのフリップフロ
ップのセット条件を生成する回路とを有している。
ッシュメモリアドレスセレクタと、データ転送タイミン
グを示すシフトフリップフロップと、データ転送数をカ
ウントするフリップフロップと、データ転送時のＣＰＵ
アドレスを格納するフリップフロップと、主記憶リード
データを格納するフリップフロップとそのフリップフロ
ップのセット条件を生成する回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示し、１回の転送データ量
が４バイト、キャッシュメモリの１ブロツクの容量が１
６バイトの１ウェイ方式ｐキャッシュメモリ回りのブロ
ック図である。
が４バイト、キャッシュメモリの１ブロツクの容量が１
６バイトの１ウェイ方式ｐキャッシュメモリ回りのブロ
ック図である。
ｌは１ブロツクの中で最も若いＣＰＵアドレスが示す４
バイトのデータを記憶するキャッシュメモリ、２は１ブ
ロツクの中で２番目に若いＣＰＵアドレスが示す４バイ
トのデータを記憶するキャッシュメモリ、３は１ブロツ
クの中で３番目に若いＣＰＵアドレスが示す４バイトの
データを記憶するキャッシュメモリ、４は１ブロツクの
中で最も大きいＣＰＵアドレスが示す４バイトのデータ
を記憶するキャッシュメモリ、５は１のキャッシュメモ
リへ記憶される主記憶リードデータを格納するフリップ
フロップ、６はキャッシュメモリ２へ記憶される主記憶
リードデータを格納するフリップフロップ、７はキャッ
シュメモリ３へ記憶される主記憶リードデータを格納す
るフリップフロップ、８はキャッシュメモリ４へ記憶さ
れる主記憶リードデータを格納するフリップフロップ、
９はシステムデータバス、１０は主記憶リードデータ、
１１はキャッシュメモリ１へのライトデータな切換える
セレクタ、１２はキャッシュメモリ２へのライトデータ
を切換えるセレクタ、１３はキャッシュメモリ３へのラ
イトデータな切換えるセレクタ、１４はキャッシュメモ
リ４へのライトデータな切換えるセレクタ、１５はキャ
ッシュメモリ１〜４からのリードデータのセレクタ、１
６は中央処理装置へのリードデータのセレクタ、１７は
キャッシュメモリ１へのライトデータ、１８はキャッシ
ュメモリ２へのライトデータ、１９はキャッシュメモリ
３へのライトデータ、２０はキャッシュメモリ４へのラ
イトデータ、２１はフリップフロップ５〜８のセットイ
ネーブル信号、２２はキャッシュメモリライトデータ、
２３はキャッシュメモリアドレス、２４．２５はＣＰＵ
アドレスを格納するフリップフロップ、２６はキャッシ
ュメモリアドレスを切換えるセレクタ、２７は主記憶か
らのリードデータ転送タイミングを示すシフト・フリッ
プフロップ、２８はセレクタ２６のセレクト信号を生成
する回路、２９はセットイネーブル信号２１を格納する
フリップフロップ、３０は主記憶からのり一ドデータ転
送タイミング信号、３１はＣＰＵアドレスの下位２ｂｉ
ｔ、３２はセレクタ２６のセレクト信号、３３はセレク
タ１５のセレクト信号、３４はセレクタ１６のセレクト
信号、３５はＣＰＵである。
バイトのデータを記憶するキャッシュメモリ、２は１ブ
ロツクの中で２番目に若いＣＰＵアドレスが示す４バイ
トのデータを記憶するキャッシュメモリ、３は１ブロツ
クの中で３番目に若いＣＰＵアドレスが示す４バイトの
データを記憶するキャッシュメモリ、４は１ブロツクの
中で最も大きいＣＰＵアドレスが示す４バイトのデータ
を記憶するキャッシュメモリ、５は１のキャッシュメモ
リへ記憶される主記憶リードデータを格納するフリップ
フロップ、６はキャッシュメモリ２へ記憶される主記憶
リードデータを格納するフリップフロップ、７はキャッ
シュメモリ３へ記憶される主記憶リードデータを格納す
るフリップフロップ、８はキャッシュメモリ４へ記憶さ
れる主記憶リードデータを格納するフリップフロップ、
９はシステムデータバス、１０は主記憶リードデータ、
１１はキャッシュメモリ１へのライトデータな切換える
セレクタ、１２はキャッシュメモリ２へのライトデータ
を切換えるセレクタ、１３はキャッシュメモリ３へのラ
イトデータな切換えるセレクタ、１４はキャッシュメモ
リ４へのライトデータな切換えるセレクタ、１５はキャ
ッシュメモリ１〜４からのリードデータのセレクタ、１
６は中央処理装置へのリードデータのセレクタ、１７は
キャッシュメモリ１へのライトデータ、１８はキャッシ
ュメモリ２へのライトデータ、１９はキャッシュメモリ
３へのライトデータ、２０はキャッシュメモリ４へのラ
イトデータ、２１はフリップフロップ５〜８のセットイ
ネーブル信号、２２はキャッシュメモリライトデータ、
２３はキャッシュメモリアドレス、２４．２５はＣＰＵ
アドレスを格納するフリップフロップ、２６はキャッシ
ュメモリアドレスを切換えるセレクタ、２７は主記憶か
らのリードデータ転送タイミングを示すシフト・フリッ
プフロップ、２８はセレクタ２６のセレクト信号を生成
する回路、２９はセットイネーブル信号２１を格納する
フリップフロップ、３０は主記憶からのり一ドデータ転
送タイミング信号、３１はＣＰＵアドレスの下位２ｂｉ
ｔ、３２はセレクタ２６のセレクト信号、３３はセレク
タ１５のセレクト信号、３４はセレクタ１６のセレクト
信号、３５はＣＰＵである。
次に本発明の詳細な説明する。
主記憶へのリード要求においてキャッシュ・ミス・ヒッ
トした場合、システムデータバス９に４Ｔ間にわたって
出力される主記憶リードデータ１０をフリ、プフロップ
５，６，７，８に分配して格納する。
トした場合、システムデータバス９に４Ｔ間にわたって
出力される主記憶リードデータ１０をフリ、プフロップ
５，６，７，８に分配して格納する。
いずれのフリップフロップに格納するかはフリップフロ
ップのセットイネーブル信号２１０２ｂｉｔの値によっ
て決まる。
ップのセットイネーブル信号２１０２ｂｉｔの値によっ
て決まる。
例えばセットイネーブル信号２１が００”のときはフリ
ップフロップ５．”０１”のときはフリップフロップ６
、“１０”のときはフリップフロップ７、“１１″のと
きはフリップフロップ８に主記憶リードデータ１０を格
納する。
ップフロップ５．”０１”のときはフリップフロップ６
、“１０”のときはフリップフロップ７、“１１″のと
きはフリップフロップ８に主記憶リードデータ１０を格
納する。
セットイネーブル信号２１は次のようにして生成する。
キャッシュ・ミス・ヒ、ト時のＣＰＵアドレスを格納し
ているフリップフロ、ブ２５の下位２ｂｉｔ３１に主記
憶からのリードデータがシステムデータバス９に出力さ
れているタイミングを示す信号３０を加算してフリップ
フロップ２９に格納する。
ているフリップフロ、ブ２５の下位２ｂｉｔ３１に主記
憶からのリードデータがシステムデータバス９に出力さ
れているタイミングを示す信号３０を加算してフリップ
フロップ２９に格納する。
例えばフリップフロップ２５の下位２ｂｉｔ３１が“１
０”で主記憶リードデータタイミング信号３０が“０”
のときフリップフロップ２９は“１０″を格納するが、
１回目の主記憶リードデータがシステムデータバス９に
出力されたサイクルで主記憶リードデータタイミング信
号３０は“１″になり次のサイクルで１回目の主記憶リ
ードデータｌＯはフリップフロップ７に格納され、また
フリップフロップ２９は“１１″を示す。
０”で主記憶リードデータタイミング信号３０が“０”
のときフリップフロップ２９は“１０″を格納するが、
１回目の主記憶リードデータがシステムデータバス９に
出力されたサイクルで主記憶リードデータタイミング信
号３０は“１″になり次のサイクルで１回目の主記憶リ
ードデータｌＯはフリップフロップ７に格納され、また
フリップフロップ２９は“１１″を示す。
よって２回目の主記憶リードデータはフリ、プフロップ
８に、同様にして３回目の主記憶リードデータｌＯはフ
リップフロップ２９が“ｏｏ”を示しているのでフリッ
プフロップ５に、４回目の主記憶リードデータ１０はフ
リップフロップ２９が“０１”を示しているのでフリッ
プフロップ６に格納される。
８に、同様にして３回目の主記憶リードデータｌＯはフ
リップフロップ２９が“ｏｏ”を示しているのでフリッ
プフロップ５に、４回目の主記憶リードデータ１０はフ
リップフロップ２９が“０１”を示しているのでフリッ
プフロップ６に格納される。
以上のようにして４回目の主記憶リードデータ１０がフ
リップフロップ５，６，７．８のいずれかに格納された
サイクルでセレクタ１１，１２゜１３．１４はフリップ
フロップ５，６，７．８の出力データをセレクトし、そ
の出力データ１７゜１８．１９，２０はセレクタ２６で
セレクトされたフリップフロップ２５のキャッシュメモ
リアドレス２３が示すキャッシュメモリ１，２，３，４
の番地に記憶される。
リップフロップ５，６，７．８のいずれかに格納された
サイクルでセレクタ１１，１２゜１３．１４はフリップ
フロップ５，６，７．８の出力データをセレクトし、そ
の出力データ１７゜１８．１９，２０はセレクタ２６で
セレクトされたフリップフロップ２５のキャッシュメモ
リアドレス２３が示すキャッシュメモリ１，２，３，４
の番地に記憶される。
以上説明したように本発明は、主記憶へのリード要求が
キャッシュ・ミス・ヒットし、主記憶から読み出したデ
ータを１クロツクでキャッシュメモリへ書き込むことに
よりキャッシュメモリへのデータ転送によるアクセス抑
止時間が削減できる効果がある。
キャッシュ・ミス・ヒットし、主記憶から読み出したデ
ータを１クロツクでキャッシュメモリへ書き込むことに
よりキャッシュメモリへのデータ転送によるアクセス抑
止時間が削減できる効果がある。
また、キャッシュメモリを並列に置くことにより、１ウ
工イ方式においてもキャッシュ・デイグレードが操作で
き、中央処理装置の性能調整ができたり、キャッシュメ
モリとして使用しているＲＡＭの一部が故障してもキャ
ッシュメモリをすべて切り離さなくてもよいという効果
がある。
工イ方式においてもキャッシュ・デイグレードが操作で
き、中央処理装置の性能調整ができたり、キャッシュメ
モリとして使用しているＲＡＭの一部が故障してもキャ
ッシュメモリをすべて切り離さなくてもよいという効果
がある。
第１図は本発明の一実施例を示すブロック図である。
１〜４・・・・・・キャッシュメモリ、５〜８・・・・
・・フリップフロップ、９・・・・・・システムデータ
バス、１０・・・・・・主記憶リードデータ、１１〜１
６・・・・・・セレクタ、２４．２５・・・・・・フリ
、プフロ、プ、２６・・・・・・セレクタ、２７・・・
・・・シフトフリッププロップ、２８・・・・・・セレ
クト信号生成回路、２９・・・・・・フリップフロップ
、３５・・・・・・ＣＰＵ。
・・フリップフロップ、９・・・・・・システムデータ
バス、１０・・・・・・主記憶リードデータ、１１〜１
６・・・・・・セレクタ、２４．２５・・・・・・フリ
、プフロ、プ、２６・・・・・・セレクタ、２７・・・
・・・シフトフリッププロップ、２８・・・・・・セレ
クト信号生成回路、２９・・・・・・フリップフロップ
、３５・・・・・・ＣＰＵ。
Claims (1)
- キャッシュメモリを持つ電子計算機における前記キャ
ッシュメモリへのキャッシュ・ミス・ヒット後の主記憶
リードデータ転送方式において、前記キャッシュメモリ
への入力アドレスセレクタと、データ転送タイミングを
示すシフトフリップフロップと、データ転送数をカウン
トするフリップフロップと、ＣＰＵアドレスを格納する
フリップフロップと、データ転送時のＣＰＵアドレスを
格納するフリップフロップと、主記憶リードデータを格
納するフリップフロップと、前記主記憶リードデータを
格納するフリップフロップのセット条件を生成する回路
とを有するキャッシュメモリへのデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179313A JPH0343847A (ja) | 1989-07-11 | 1989-07-11 | キャッシュメモリへのデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179313A JPH0343847A (ja) | 1989-07-11 | 1989-07-11 | キャッシュメモリへのデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0343847A true JPH0343847A (ja) | 1991-02-25 |
Family
ID=16063650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179313A Pending JPH0343847A (ja) | 1989-07-11 | 1989-07-11 | キャッシュメモリへのデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0343847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5385035A (en) * | 1993-01-19 | 1995-01-31 | Nippondenso Co., Ltd. | Refrigerant cycle control system |
-
1989
- 1989-07-11 JP JP1179313A patent/JPH0343847A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5385035A (en) * | 1993-01-19 | 1995-01-31 | Nippondenso Co., Ltd. | Refrigerant cycle control system |
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