JPH0344754A - 時分割バスにおけるアドレス拡張方式 - Google Patents
時分割バスにおけるアドレス拡張方式Info
- Publication number
- JPH0344754A JPH0344754A JP17896289A JP17896289A JPH0344754A JP H0344754 A JPH0344754 A JP H0344754A JP 17896289 A JP17896289 A JP 17896289A JP 17896289 A JP17896289 A JP 17896289A JP H0344754 A JPH0344754 A JP H0344754A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- address
- slaves
- address strobe
- bus masters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔牟既 要〕
単一のバスを時分割でアドレスおよびデータの伝送に使
用する時分割バスに複数のバスマスタとスレーブとが接
続されたプロセッザシステムに関し、 バスマスタおよびスレーブに割当てるアドレスの範囲を
変更することなく、多数のバスマスタあるいはスレーブ
を増設し得るようにすることを目的とし、 複数のバスマスタあるいはスレーブと、これらバスマス
タおよびスレーブが接続されている時分割バスと、上記
バスマスタの少なくとも１つに設けられて排他的にセッ
トされる複数のレジスタと、これらのレジスタにそれぞ
れ接続される複数のアドレスストローブ線とを設け、上
記バスマスタあるいはスレーブはそれぞれが接続されて
いるアドレスストローブ線に接続されている上記レジス
タの状態に応じてアクセスの有無を識別するように構成
した。
用する時分割バスに複数のバスマスタとスレーブとが接
続されたプロセッザシステムに関し、 バスマスタおよびスレーブに割当てるアドレスの範囲を
変更することなく、多数のバスマスタあるいはスレーブ
を増設し得るようにすることを目的とし、 複数のバスマスタあるいはスレーブと、これらバスマス
タおよびスレーブが接続されている時分割バスと、上記
バスマスタの少なくとも１つに設けられて排他的にセッ
トされる複数のレジスタと、これらのレジスタにそれぞ
れ接続される複数のアドレスストローブ線とを設け、上
記バスマスタあるいはスレーブはそれぞれが接続されて
いるアドレスストローブ線に接続されている上記レジス
タの状態に応じてアクセスの有無を識別するように構成
した。
単一のバスを時分割でアドレスおよびデータの伝送に使
用する時分割バスに複数のバスマスタとスレーブとが接
続されたプロセッサシステムに関する。
用する時分割バスに複数のバスマスタとスレーブとが接
続されたプロセッサシステムに関する。
第４図は時分割バスを用いた従来のプロセッサシステム
の例を示すもので、バスマスタＭはＣＰＵと内部アドレ
スバスＡＢｉ、内部データバスＡＤ】、内部アドレスス
トローブ線ＡＳｉおよびアクノーレッジ線ＡＣＫ ｉと
を介して接続されているバスインタフェースＢＩを含ん
でおり、ＲＡＭあるいはＲＯＭなどのメモリ素子を備え
るメモリユニットとして例示したスレーブＳもほぼ上記
バスマスタＭと同様な構成を有しているが、内部アドレ
スバスはバスインタフェースから上記メモリ素子へアク
セスするために用いられる。
の例を示すもので、バスマスタＭはＣＰＵと内部アドレ
スバスＡＢｉ、内部データバスＡＤ】、内部アドレスス
トローブ線ＡＳｉおよびアクノーレッジ線ＡＣＫ ｉと
を介して接続されているバスインタフェースＢＩを含ん
でおり、ＲＡＭあるいはＲＯＭなどのメモリ素子を備え
るメモリユニットとして例示したスレーブＳもほぼ上記
バスマスタＭと同様な構成を有しているが、内部アドレ
スバスはバスインタフェースから上記メモリ素子へアク
セスするために用いられる。
第５図はこの従来例の動作を説明するためのタイムチャ
ートであって、同図（ａ）のクロックによって制御され
るＣＰＵからは同図わ）に示すアドレスおよび同図（Ｃ
）に示すデータがそれぞれ内部アドレスバスおよび内部
データバスを介して上記バスインクフェースＢＩに送ら
れる。
ートであって、同図（ａ）のクロックによって制御され
るＣＰＵからは同図わ）に示すアドレスおよび同図（Ｃ
）に示すデータがそれぞれ内部アドレスバスおよび内部
データバスを介して上記バスインクフェースＢＩに送ら
れる。
バスインタフェースでは内部アドレスバスからのアドレ
スと内部データバスからのデータとを同図（ｄ）に示す
ように時分割信号として時分割バスＢに送出し、さらに
この時分割バス上のアドレスと同期してアドレスストロ
ーブ信号をアドレスストローブ線上に送出する。そして
、このアドレスによってアクセスされたスレーブＳなど
からは受信したことを示すアクノーレッジ信号がバスマ
スタに返送される。
スと内部データバスからのデータとを同図（ｄ）に示す
ように時分割信号として時分割バスＢに送出し、さらに
この時分割バス上のアドレスと同期してアドレスストロ
ーブ信号をアドレスストローブ線上に送出する。そして
、このアドレスによってアクセスされたスレーブＳなど
からは受信したことを示すアクノーレッジ信号がバスマ
スタに返送される。
第６図は上記のようなバスマスタおよびスレーブをそれ
ぞれ２つずつ時分割バスに接続したプロセッサシステム
の例を示すものであり、これらバスマスタあるいはスレ
ーブにアクセスするためにはそれぞれのバスマスタおよ
びスレーブにはそれぞれ異なったアドレスを割当て、バ
スマスタからこのアドレスを送出することによって所要
のバスマスタあるいはスレーブにアクセスする。
ぞれ２つずつ時分割バスに接続したプロセッサシステム
の例を示すものであり、これらバスマスタあるいはスレ
ーブにアクセスするためにはそれぞれのバスマスタおよ
びスレーブにはそれぞれ異なったアドレスを割当て、バ
スマスタからこのアドレスを送出することによって所要
のバスマスタあるいはスレーブにアクセスする。
したがって、第７図のアドレスマツプに示すように使用
可能な０〜ＦＦＦＦ□のアドレスがこれらのバスマスタ
およびスレーブに既に割当てられている場合には、この
アドレスに余裕がないことからアドレスデータのバイト
数を増加することなどによってアドレス値の範囲を拡大
しなければバスマスタあるいはスレーブを増設すること
はできない。
可能な０〜ＦＦＦＦ□のアドレスがこれらのバスマスタ
およびスレーブに既に割当てられている場合には、この
アドレスに余裕がないことからアドレスデータのバイト
数を増加することなどによってアドレス値の範囲を拡大
しなければバスマスタあるいはスレーブを増設すること
はできない。
本発明はバスマスタおよびスレーブに割当てるアドレス
の範囲を変更することなく、多数のバスマスタあるいは
スレーブを増設し得るようにすることを目的とするもの
である。
の範囲を変更することなく、多数のバスマスタあるいは
スレーブを増設し得るようにすることを目的とするもの
である。
第１図の原理図に示すように、複数のバスマスタあるい
はスレーブＴｍ、 Ｔ１１． Ｔｌ２．−−−、 Ｔ
２１＋ Ｔ２２＋ と、これらバスマスタおよび
スレーブが接続されている時分割バスＢｔと、上記バス
マスタの少なくとも１つＴｍに設けられて排他的にセッ
トされる複数のレジスタＲＡ 、 Ｒａ と、これら
のレジスタにそれぞれ接続される複数のアドレスストロ
ーブ線ＳｂＡ、Ｓｂａ とを設け、上記バスマスタある
いはスレーブはそれぞれが接続されているアドレススト
ローブ線に接続されている上記レジスタの状態に応じて
アクセスの有無を識別するように構成した。
はスレーブＴｍ、 Ｔ１１． Ｔｌ２．−−−、 Ｔ
２１＋ Ｔ２２＋ と、これらバスマスタおよび
スレーブが接続されている時分割バスＢｔと、上記バス
マスタの少なくとも１つＴｍに設けられて排他的にセッ
トされる複数のレジスタＲＡ 、 Ｒａ と、これら
のレジスタにそれぞれ接続される複数のアドレスストロ
ーブ線ＳｂＡ、Ｓｂａ とを設け、上記バスマスタある
いはスレーブはそれぞれが接続されているアドレススト
ローブ線に接続されている上記レジスタの状態に応じて
アクセスの有無を識別するように構成した。
複数のバスマスタおよびスレーブをグループＧ−Ａ、Ｇ
−Ｂなどの複数のグループに分け、第１図に示した例で
は、グループＧ−Ａに属するバスマスタあるいはスレー
ブＴ ＩＩ、 Ｔｌ２１ にはバスマスタＴｍ
のレジスタＲＡ に接続された。ヘアドレスストローブ
線ＳｂＡからアドレスストローブ信号を供給し、グルー
プＧ−Ｂｌ：Ｊ！ｌ、するバスマスタあるいはスレーブ
Ｔ２．． Ｔ２２． にはバスマスタＴｍのレ
ジスタＲｓ に接続されたＢアドレスストローブ線Ｓｂ
ａからアドレスストローブ信号を供給する。
−Ｂなどの複数のグループに分け、第１図に示した例で
は、グループＧ−Ａに属するバスマスタあるいはスレー
ブＴ ＩＩ、 Ｔｌ２１ にはバスマスタＴｍ
のレジスタＲＡ に接続された。ヘアドレスストローブ
線ＳｂＡからアドレスストローブ信号を供給し、グルー
プＧ−Ｂｌ：Ｊ！ｌ、するバスマスタあるいはスレーブ
Ｔ２．． Ｔ２２． にはバスマスタＴｍのレ
ジスタＲｓ に接続されたＢアドレスストローブ線Ｓｂ
ａからアドレスストローブ信号を供給する。
ハスマスクあるいはスレーブＴ ｍ 、 Ｔ ＋ ＋
、 Ｔ’ ＋ ２１＋ Ｔ２１． Ｔ２２１
はアドレスストローブ信号が供給されているときには
時分割バスＢｔ上のアドレスを取込むが、アドレススト
ローブ信号が供給されていないときにはこのアドレスを
取込まないように構成する。
、 Ｔ’ ＋ ２１＋ Ｔ２１． Ｔ２２１
はアドレスストローブ信号が供給されているときには
時分割バスＢｔ上のアドレスを取込むが、アドレススト
ローブ信号が供給されていないときにはこのアドレスを
取込まないように構成する。
したがって、バスマスタＴｍのレジスタＲ５がセットさ
れているときにはグループＧ−Ａに属するバスマスタお
よびスレーブが時分割バスＢｔ上のアドレスを取込み、
自己に割当てられているアドレスであればこれに応答す
る。逆にバスマスタＴｍのレジスタＲ２がセットされて
いるときにはレジスタＲＡはリセット状態にあるので、
グループＧ−Ａに属するバスマスタおよびスレーブは時
分割バス上のアドレスは取込まない。
れているときにはグループＧ−Ａに属するバスマスタお
よびスレーブが時分割バスＢｔ上のアドレスを取込み、
自己に割当てられているアドレスであればこれに応答す
る。逆にバスマスタＴｍのレジスタＲ２がセットされて
いるときにはレジスタＲＡはリセット状態にあるので、
グループＧ−Ａに属するバスマスタおよびスレーブは時
分割バス上のアドレスは取込まない。
第２図は上記Ａ、 ８両グループのアドレスマツプの
例を示すもので、Ａアドレスストローブ信号が供給され
ているときのアドレスマツプは（ａ）図に示すようにグ
ループＡに属するバスマスタあるいはスレーブにアクセ
スするものであり、Ｂアドレスストローブ信号が供給さ
れているときのアドレスマツプはわ）図に示すようにグ
ループＢに属するバスマスタあるいはスレーブにアクセ
スするものである。
例を示すもので、Ａアドレスストローブ信号が供給され
ているときのアドレスマツプは（ａ）図に示すようにグ
ループＡに属するバスマスタあるいはスレーブにアクセ
スするものであり、Ｂアドレスストローブ信号が供給さ
れているときのアドレスマツプはわ）図に示すようにグ
ループＢに属するバスマスタあるいはスレーブにアクセ
スするものである。
なお、バスマスタＴｍのようにＡ、 ８両グループにア
クセスするバスマスタあるいはスレーブについては両方
のアドレスマツプにおいて同一のアドレスを付与してお
くものであり、この第２図（ａ）（Ｉ））では“Ｆｏｏ
ｏ”〜“ＦＦＦＦ”を上記バスマスタＴｍに割当てたも
のとして示しであるが、Ａ。
クセスするバスマスタあるいはスレーブについては両方
のアドレスマツプにおいて同一のアドレスを付与してお
くものであり、この第２図（ａ）（Ｉ））では“Ｆｏｏ
ｏ”〜“ＦＦＦＦ”を上記バスマスタＴｍに割当てたも
のとして示しであるが、Ａ。
８両グループにアクセスバスマスタあるいはスレーブが
複数ある場合にも両方のアドレスマツプで同一のアドレ
スを付与しておけばよいことは明らかであろう。
複数ある場合にも両方のアドレスマツプで同一のアドレ
スを付与しておけばよいことは明らかであろう。
また、第１図ではＧ−Ａ、Ｇ−Ｂの２つのグループとこ
れら両グループにアクセスするバスマスタの合計３つの
グループを用いるものとして示したが、さらに複数のグ
ループを設ける際にはバスマスタＴｍ内のレジスタおよ
びこのレジスタに接続されるアドレスストローブ線を追
加すればよい。
れら両グループにアクセスするバスマスタの合計３つの
グループを用いるものとして示したが、さらに複数のグ
ループを設ける際にはバスマスタＴｍ内のレジスタおよ
びこのレジスタに接続されるアドレスストローブ線を追
加すればよい。
なお、ｉｔのアドレスストローブ線に同時にアドレスス
トローブ信号が存在すると誤動作を生じることは明らか
であるから、このプロセッサシステム内の複数のアドレ
スストローブ信号送出のためのレジスタの中で同時には
１つのレジスタだけがアドレスストローブ信号を送出し
得るように、各レジスタを互いに排他的に動作させる必
要があることはいうまでもない。
トローブ信号が存在すると誤動作を生じることは明らか
であるから、このプロセッサシステム内の複数のアドレ
スストローブ信号送出のためのレジスタの中で同時には
１つのレジスタだけがアドレスストローブ信号を送出し
得るように、各レジスタを互いに排他的に動作させる必
要があることはいうまでもない。
第３図は＃１および＃２のバスマスタとしてＣＰＵユニ
ットＴｃおよびダイレクトメモリアクセスコントロール
（ＤＭＡＣ）ユニットＴｄを、また＃ｌおよび＃２のス
レーブとしてＲＡＭユニッ）ＴｒおよびＲＯＭユニット
ＴＯを備えるプロセッサシステムに本発明を適用した実
施例を示すブロック図である。
ットＴｃおよびダイレクトメモリアクセスコントロール
（ＤＭＡＣ）ユニットＴｄを、また＃ｌおよび＃２のス
レーブとしてＲＡＭユニッ）ＴｒおよびＲＯＭユニット
ＴＯを備えるプロセッサシステムに本発明を適用した実
施例を示すブロック図である。
これらのユニットＴｃ、Ｔｄ、Ｔｒ、Ｔｏはそれぞれの
インタフェースを介して時分割ハスＢｔとの間で入出力
を行うものであり、ＣＰＵユニットＴｃ設けられたフリ
ップ・フロップＦｐ＋ｆ第１図の原理図に示した排他的
にセットされる２つのレジスタに相当し、例えばそのセ
、７ ）出力はアドレスストローブ信号Ａとしてアドレ
スストローブ線ＳｂＡに供給され、またそのリセット出
力はアドレスストローブ信号Ｂとしてアドレスストロー
ブ線Ｓｂｓ に供給される。
インタフェースを介して時分割ハスＢｔとの間で入出力
を行うものであり、ＣＰＵユニットＴｃ設けられたフリ
ップ・フロップＦｐ＋ｆ第１図の原理図に示した排他的
にセットされる２つのレジスタに相当し、例えばそのセ
、７ ）出力はアドレスストローブ信号Ａとしてアドレ
スストローブ線ＳｂＡに供給され、またそのリセット出
力はアドレスストローブ信号Ｂとしてアドレスストロー
ブ線Ｓｂｓ に供給される。
このアドレスストローブ線ＳｂＡは＃２バスマスタであ
るＤＭＡＣユニッ）Ｔｄおよび＃ｌスレーブであるＲＡ
ＭユニットＴｒに接続され、またアドレスストローブ線
ＳｂＢは＃２スレーブであるＲ ＯＭユニッ）Ｔｏに接
続されている。なお、制御線Ｃは従来例で説明したアク
ノーレッジ信号線とその他の制御に必要な線を含んでい
る。
るＤＭＡＣユニッ）Ｔｄおよび＃ｌスレーブであるＲＡ
ＭユニットＴｒに接続され、またアドレスストローブ線
ＳｂＢは＃２スレーブであるＲ ＯＭユニッ）Ｔｏに接
続されている。なお、制御線Ｃは従来例で説明したアク
ノーレッジ信号線とその他の制御に必要な線を含んでい
る。
したがって、例えばＣＰＵユニノ）Ｔｃのフリップ・フ
ロップＦＦがセット状、牲にあると、時分割ハス上のア
ドレスはアドレスストローブ線Ｓｂ、に接続されている
Ｒ Ａ Ｍユニッ）ＴｒおよびＤＭＡ、ＣユニットＴｄ
で受信され、このアドレスを自己のアドレス範囲に含む
ユニットＴｒあるいはＴｄは当該アドレスによって指示
された動作を行う。
ロップＦＦがセット状、牲にあると、時分割ハス上のア
ドレスはアドレスストローブ線Ｓｂ、に接続されている
Ｒ Ａ Ｍユニッ）ＴｒおよびＤＭＡ、ＣユニットＴｄ
で受信され、このアドレスを自己のアドレス範囲に含む
ユニットＴｒあるいはＴｄは当該アドレスによって指示
された動作を行う。
一方、＃２バスマスタであるＤＭＡＣユニットＴｄは上
記のようにアドレスストローブ線ＳｂＡのみに接続され
ているので、このユニッ）Ｔｄから＃ｌバスマスタＴｃ
および＃ｌスレーブＴａにはアクセス要求できるが、ア
ドレスストローブ線５ｂＩｌに接続されている＃２スレ
ーブであるＲＯＭユニットＴＯにはアクセス要求するこ
とはできない。
記のようにアドレスストローブ線ＳｂＡのみに接続され
ているので、このユニッ）Ｔｄから＃ｌバスマスタＴｃ
および＃ｌスレーブＴａにはアクセス要求できるが、ア
ドレスストローブ線５ｂＩｌに接続されている＃２スレ
ーブであるＲＯＭユニットＴＯにはアクセス要求するこ
とはできない。
本発明によればユニットを増設するような場合にもプロ
セッザシステムとして使用するアドレス値の範囲を拡げ
る必要なく、したがって個々のユニットのアドレスを変
更することなく、バスマスタにレジスタを設けるととも
にアドレスストローブ線を追加するだけでアドレスを拡
張することができるという格別の効果が達成される。
セッザシステムとして使用するアドレス値の範囲を拡げ
る必要なく、したがって個々のユニットのアドレスを変
更することなく、バスマスタにレジスタを設けるととも
にアドレスストローブ線を追加するだけでアドレスを拡
張することができるという格別の効果が達成される。
第１図は本発明の原理を示す図、
第２図は本発明によるアト１／スマツプの例１、第３図
は本発明の実施例を示すブロック図、第４図は本発明か
適用されるバスマスタおよびスレーブの例を示す図、 第５図はそのタイムチャー・ト、 第６図は従来例のブロック図、 第７図はそのアトし・スマツゾでアル。
は本発明の実施例を示すブロック図、第４図は本発明か
適用されるバスマスタおよびスレーブの例を示す図、 第５図はそのタイムチャー・ト、 第６図は従来例のブロック図、 第７図はそのアトし・スマツゾでアル。
Claims (1)
- 【特許請求の範囲】 複数のバスマスタあるいはスレーブ（Ｔｍ、Ｔ＿１＿１
、Ｔ＿１＿２、……‥‥、Ｔ＿２＿１、Ｔ＿２＿２……
‥‥）と、これらバスマスタおよびスレーブが接続され
ている時分割バス（Ｂｔ）と、上記バスマスタの少なく
とも１つ（Ｔｍ）に設けられて排他的にセットされる複
数のレジスタ（Ｒ＿Ａ、Ｒ＿Ｂ）と、これらのレジスタ
にそれぞれ接続される複数のアドレスストローブ線（Ｓ
ｂ＿Ａ、Ｓｂ＿Ｂ）とを備え、 上記バスマスタあるいはスレーブはそれぞれが接続され
ているアドレスストローブ線に接続されている上記レジ
スタの状態に応じてアクセスの有無を識別するようにし
たことを特徴とする時分割バスにおけるアドレス拡張方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17896289A JPH0344754A (ja) | 1989-07-13 | 1989-07-13 | 時分割バスにおけるアドレス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17896289A JPH0344754A (ja) | 1989-07-13 | 1989-07-13 | 時分割バスにおけるアドレス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344754A true JPH0344754A (ja) | 1991-02-26 |
Family
ID=16057707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17896289A Pending JPH0344754A (ja) | 1989-07-13 | 1989-07-13 | 時分割バスにおけるアドレス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344754A (ja) |
-
1989
- 1989-07-13 JP JP17896289A patent/JPH0344754A/ja active Pending
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