JPH0345419B2 - - Google Patents
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- Publication number
- JPH0345419B2 JPH0345419B2 JP4546783A JP4546783A JPH0345419B2 JP H0345419 B2 JPH0345419 B2 JP H0345419B2 JP 4546783 A JP4546783 A JP 4546783A JP 4546783 A JP4546783 A JP 4546783A JP H0345419 B2 JPH0345419 B2 JP H0345419B2
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- JP
- Japan
- Prior art keywords
- multiplier
- bits
- add
- input
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、乗算器、特に拡張機能を有する並列
乗算器に関する。
乗算器に関する。
現在使用されている乗算器には、直列方式、並
列方式、ROM方式などが知られているが、コン
ピユータ、通信等におけるデイジタル信号処理の
分野においては高速性を要求されるため、並列乗
算方式を用いることが多い。
列方式、ROM方式などが知られているが、コン
ピユータ、通信等におけるデイジタル信号処理の
分野においては高速性を要求されるため、並列乗
算方式を用いることが多い。
並列乗算器において乗数、被乗数のビツト数は
固定であるから、既存の乗算器を用いて規模の大
きい、すなわち、ビツト数の長い乗算器を容易に
得ることは重要であり、ビツト数の増加に対処す
る拡張性を備えた乗算器が要求されている。
固定であるから、既存の乗算器を用いて規模の大
きい、すなわち、ビツト数の長い乗算器を容易に
得ることは重要であり、ビツト数の増加に対処す
る拡張性を備えた乗算器が要求されている。
いま乗数ｎビツト、被乗数ｎビツトの乗算器を
用いて、Ｎ×Ｎ（ただし、Ｎ＞ｎ）ビツト乗算器
を構成する手法について考えてみる（ここでは説
明のためＮ／ｎ＝ｒ、ｒ：整数とする）。乗算機
能しか持たない乗算器においては、Ｎビツトの乗
数、被乗数として各部分積を求める。このときｎ
×ｎビツト乗算器はr2個用いる。Ｎ×Ｎビツトの
積はこの部分積の和となるので、そのための加算
器を必要とした。
用いて、Ｎ×Ｎ（ただし、Ｎ＞ｎ）ビツト乗算器
を構成する手法について考えてみる（ここでは説
明のためＮ／ｎ＝ｒ、ｒ：整数とする）。乗算機
能しか持たない乗算器においては、Ｎビツトの乗
数、被乗数として各部分積を求める。このときｎ
×ｎビツト乗算器はr2個用いる。Ｎ×Ｎビツトの
積はこの部分積の和となるので、そのための加算
器を必要とした。
拡張機能を内蔵した乗算器においては、原則と
して加算器を用意しなくても、ビツト数を拡張し
た乗算器を作ることができる。拡張機能の内蔵と
いうことは部分積を加算する機能の内蔵を意味し
ており、拡張入力を持つている。その方法として
いくつか知られているが、ここでは被乗数Ｘ、乗
数Ｙと拡張入力Ｍを有する乗算器をとり上げてみ
る。出力Ｐは Ｐ＝Ｘ・Ｙ＋Ｍ (1) （Ｘ、Ｙはｎビツト、Ｍは2nビツト） で表わされる。
して加算器を用意しなくても、ビツト数を拡張し
た乗算器を作ることができる。拡張機能の内蔵と
いうことは部分積を加算する機能の内蔵を意味し
ており、拡張入力を持つている。その方法として
いくつか知られているが、ここでは被乗数Ｘ、乗
数Ｙと拡張入力Ｍを有する乗算器をとり上げてみ
る。出力Ｐは Ｐ＝Ｘ・Ｙ＋Ｍ (1) （Ｘ、Ｙはｎビツト、Ｍは2nビツト） で表わされる。
上記の機能を有する８×８ビツト乗算器を用い
て作つた16×16ビツト乗算器の実施例を第１図に
示す。
て作つた16×16ビツト乗算器の実施例を第１図に
示す。
ここで１〜４は各々８×８ビツト乗算器であ
り、乗算器単体としては第２図のような構成にな
つている。出力P32-1は被乗数X16-1、乗数X16-1、
拡張入力M32-1に対して P32-1＝X16-1・Y16-1＋M32-1 (2) を得る。すなわち、(1)式の構成による乗算器を用
いれば、ビツト数の長い乗算器を得ることは容易
である。
り、乗算器単体としては第２図のような構成にな
つている。出力P32-1は被乗数X16-1、乗数X16-1、
拡張入力M32-1に対して P32-1＝X16-1・Y16-1＋M32-1 (2) を得る。すなわち、(1)式の構成による乗算器を用
いれば、ビツト数の長い乗算器を得ることは容易
である。
ところで並列乗算器は各種演算における乗算回
路として幅広く使用されているが、(1)式構成では
不充分なことが多い。たとえばデイジタル信号処
理の分野における高速フーリエ変換などでは２つ
の積の和および差により解を求める。このような
演算を行なうとき、乗算器に減算機能を有してい
れば、外部に減算器を用意しなくてもよい。した
がつて最近の乗算器には拡張入力に対して加算の
他に減算機能を内蔵しているものも多く、(1)式に
対して Ｐ＝Ｘ・Ｙ±Ｍ (3) （Ｘ、Ｙはｎビツト、Ｍは2nビツト） によつて実現している。その時の構成は第３図の
ようになり、あらたに加算、減算の制御端子
（ADD／SUB）が追加される。ここでADD／
SUBが“０”の時Mi，Mjは直接加算されるとす
ると“１”時はMi，Mjを反転して加算される形
をとる、さて前述と同じように(3)式構成によるｎ
×ｎビツト乗算器を用いてＮ×Ｎ（N2n）ビツト
乗算器を作る場合、拡張入力の減算はできないこ
とを以下に説明する。
路として幅広く使用されているが、(1)式構成では
不充分なことが多い。たとえばデイジタル信号処
理の分野における高速フーリエ変換などでは２つ
の積の和および差により解を求める。このような
演算を行なうとき、乗算器に減算機能を有してい
れば、外部に減算器を用意しなくてもよい。した
がつて最近の乗算器には拡張入力に対して加算の
他に減算機能を内蔵しているものも多く、(1)式に
対して Ｐ＝Ｘ・Ｙ±Ｍ (3) （Ｘ、Ｙはｎビツト、Ｍは2nビツト） によつて実現している。その時の構成は第３図の
ようになり、あらたに加算、減算の制御端子
（ADD／SUB）が追加される。ここでADD／
SUBが“０”の時Mi，Mjは直接加算されるとす
ると“１”時はMi，Mjを反転して加算される形
をとる、さて前述と同じように(3)式構成によるｎ
×ｎビツト乗算器を用いてＮ×Ｎ（N2n）ビツト
乗算器を作る場合、拡張入力の減算はできないこ
とを以下に説明する。
まず第１図において、１〜４の８×８ビツト乗
算器は(3)式に示すような加算、減算機能を有す
る、つまり第３図構成の乗算器とする。第１図に
おけるａは乗算器２の下位４ビツトの出力であ
り、乗算器１の拡張入力上位４ビツト（第３図に
おけるMjに相当）に加算される。同様に乗算器
１の上位４ビツト出力ｂは乗算器３の下位４ビツ
ト（第３図におけるMiに相当）へ、乗算器２の
上位４ビツト出力Ｃは乗算器３の上位４ビツト
へ、乗算器３の上位４ビツト出力ｄは乗算器４の
下位４ビツトへそれぞれ加算される。ここで積
X16-1・Y16-1に対して拡張入力M32-1の加算、減
算のいずれにおいても、ａ〜ｄは次段の乗算器の
部分積に常に加算されなければならない。第１図
回路において問題となるのは拡張入力M32-1を減
算すべくADD／SUB端子を設定した時、上記ａ
〜ｄも減算されてしまうことである。したがつて
第３図のような拡張入力の加算、減算機能を有す
る乗算器を用いて(3)式を実現できるのは単体使用
時のみであり、拡張時においては減算は不可能で
あつた。このように(1)式および(3)式構成による乗
算器を用いて長いビツト数の積の減算（この場合
M32-1）を求めるには−M32-1を加算する方法し
かなく、仮にデータが２の補数表示形式のとき
は、もとの数をあらわす２進数の各ビツトを反転
し、かつ最下位ビツト（M1）に“１”を加える
ような機能の回路を外部に用意しなければならな
かつた。
算器は(3)式に示すような加算、減算機能を有す
る、つまり第３図構成の乗算器とする。第１図に
おけるａは乗算器２の下位４ビツトの出力であ
り、乗算器１の拡張入力上位４ビツト（第３図に
おけるMjに相当）に加算される。同様に乗算器
１の上位４ビツト出力ｂは乗算器３の下位４ビツ
ト（第３図におけるMiに相当）へ、乗算器２の
上位４ビツト出力Ｃは乗算器３の上位４ビツト
へ、乗算器３の上位４ビツト出力ｄは乗算器４の
下位４ビツトへそれぞれ加算される。ここで積
X16-1・Y16-1に対して拡張入力M32-1の加算、減
算のいずれにおいても、ａ〜ｄは次段の乗算器の
部分積に常に加算されなければならない。第１図
回路において問題となるのは拡張入力M32-1を減
算すべくADD／SUB端子を設定した時、上記ａ
〜ｄも減算されてしまうことである。したがつて
第３図のような拡張入力の加算、減算機能を有す
る乗算器を用いて(3)式を実現できるのは単体使用
時のみであり、拡張時においては減算は不可能で
あつた。このように(1)式および(3)式構成による乗
算器を用いて長いビツト数の積の減算（この場合
M32-1）を求めるには−M32-1を加算する方法し
かなく、仮にデータが２の補数表示形式のとき
は、もとの数をあらわす２進数の各ビツトを反転
し、かつ最下位ビツト（M1）に“１”を加える
ような機能の回路を外部に用意しなければならな
かつた。
本発明の目的は、従来の拡張入力の加算、減算
機能を有する乗算器において、拡張時においても
単体時の機能、すなわち、拡張入力の加算、減算
が可能な乗算器を提供することにある。
機能を有する乗算器において、拡張時においても
単体時の機能、すなわち、拡張入力の加算、減算
が可能な乗算器を提供することにある。
本発明による乗算器は、前記目的を達成するた
めに拡張入力を上記ビツト下位ビツトに２分割す
るとともに、加算、減算制御端子ADD／SUBの
ほかに拡張入力の制御端子をあらたに設け、この
端子と前記ADD／SUB端子により、２分割され
た拡張入力をそれぞれ独立に加算、減算すること
を特徴とするものである。
めに拡張入力を上記ビツト下位ビツトに２分割す
るとともに、加算、減算制御端子ADD／SUBの
ほかに拡張入力の制御端子をあらたに設け、この
端子と前記ADD／SUB端子により、２分割され
た拡張入力をそれぞれ独立に加算、減算すること
を特徴とするものである。
以下実施例に従い、図面を用いて詳述する。
第４図は本発明による乗算器の実施例を示す構
成図であり、被乗数Xi、乗数Yi、拡張入力Mi，
Mj、加算、減算制御端子ADD／SUBのほかに、
拡張入力制御端子Kcを設けている。
成図であり、被乗数Xi、乗数Yi、拡張入力Mi，
Mj、加算、減算制御端子ADD／SUBのほかに、
拡張入力制御端子Kcを設けている。
拡張時に拡張入力の減算も可能とするには、基
本的にはADD／SUB、Kcの２入力により、拡張
入力Mi，Mjをそれぞれ独立に、そのままあるい
は反転して加算させるような論理を組めば良い。
本的にはADD／SUB、Kcの２入力により、拡張
入力Mi，Mjをそれぞれ独立に、そのままあるい
は反転して加算させるような論理を組めば良い。
ここで単体使用時においてKcに“０”を印加
し、ADD／SBU＝“０”の時加算、すなわちMi，
Mjを直接入力し、ADD／SUB＝“１”の時減算、
すなわちMi，Mjを反転して入力する構成の乗算
器とすると、拡張時にはMi，MjはADD／SUB
及びKcの値により、第５図に示すように直接、
もしくは反転されて積Xi，Yiに加算される。そ
の具体的な構成を第６図に示す。第６図において
１１〜１３はExclusive−ORゲート、１４はXi，
Yiの乗算回路、１５は加算回路であり、Pi，Pj
は出力をあらわしている。
し、ADD／SBU＝“０”の時加算、すなわちMi，
Mjを直接入力し、ADD／SUB＝“１”の時減算、
すなわちMi，Mjを反転して入力する構成の乗算
器とすると、拡張時にはMi，MjはADD／SUB
及びKcの値により、第５図に示すように直接、
もしくは反転されて積Xi，Yiに加算される。そ
の具体的な構成を第６図に示す。第６図において
１１〜１３はExclusive−ORゲート、１４はXi，
Yiの乗算回路、１５は加算回路であり、Pi，Pj
は出力をあらわしている。
第５図の論理をもつ第４図乗算器を第１図に適
用してみる、ａ〜ｄは前述の如く常に加算である
ので乗算器３にはADD／SUB，Kc共に“０”を
印加する。また乗算器２のKcに“０”を印加、
乗算器４のADD／SUBに“０”を印加し、乗算
器１のADD／SUB，Kc、乗算器２のADD／
SUB、乗算器４のKcを共通接続する。そして積
X16-1・Y16-1に対して前記共通接続された端子に
“０”を印加すれば拡張入力M32-1は加算され、
“１”を印加すれば減算されることになる。また
ビツト数を更に拡散する場合においてもADD／
SUB，Kcの条件は同じである。
用してみる、ａ〜ｄは前述の如く常に加算である
ので乗算器３にはADD／SUB，Kc共に“０”を
印加する。また乗算器２のKcに“０”を印加、
乗算器４のADD／SUBに“０”を印加し、乗算
器１のADD／SUB，Kc、乗算器２のADD／
SUB、乗算器４のKcを共通接続する。そして積
X16-1・Y16-1に対して前記共通接続された端子に
“０”を印加すれば拡張入力M32-1は加算され、
“１”を印加すれば減算されることになる。また
ビツト数を更に拡散する場合においてもADD／
SUB，Kcの条件は同じである。
なお、上記説明においては第５図の論理を持つ
乗算器での拡張例であつたが、ADD／SUB，Kc
の２入力で拡張入力Mi，Mjをそれぞれ独立に制
御できる論理であれば、第５図と一致しなくても
よく、その場合は各乗算器のADD／SUB，Kcの
値および接続を変更すれば良い。
乗算器での拡張例であつたが、ADD／SUB，Kc
の２入力で拡張入力Mi，Mjをそれぞれ独立に制
御できる論理であれば、第５図と一致しなくても
よく、その場合は各乗算器のADD／SUB，Kcの
値および接続を変更すれば良い。
このように本発明による乗算器を使用すれば、
拡張時における拡張入力の減算を乗算器のみで容
易に実現でき、その効果は大きい。
拡張時における拡張入力の減算を乗算器のみで容
易に実現でき、その効果は大きい。
第１図は従来の拡張機能付並列乗算器及び本発
明による拡張機能付並列乗算器における拡張時の
実施例、第２図は従来の並列乗算器の構成図、第
３図は従来の拡張機能付並列乗算器の構成図、第
４図は本発明による拡張機能付並列乗算器の構成
図、第５図は第４図における拡張入力の論理を示
す図、第６図は第５図の論理にもとづいた第４図
構成による乗算器の回路概要図である。 符号の説明、１，２，３，４……拡張機能付並
列乗算器、ａ，ｂ，ｃ，ｄ……部分積、X8-1，
X16-9，Xi……被乗数、Y8-1，Y16-9，Yi……乗
数、P8-1，P16-9，P24-17，P32-25，Pi，Pj……乗
算器出力、ADD／SUB……加算、減算制御端
子、Kc……拡張入力制御端子、M8-1，M16-9，
M24-17，M32-25，Mi，Mj……拡張入力、Mi，
Mj……反転された拡張入力、１１，１２，１３
……exclusive−ORゲート、１４……乗算回路、
１５……加算回路。
明による拡張機能付並列乗算器における拡張時の
実施例、第２図は従来の並列乗算器の構成図、第
３図は従来の拡張機能付並列乗算器の構成図、第
４図は本発明による拡張機能付並列乗算器の構成
図、第５図は第４図における拡張入力の論理を示
す図、第６図は第５図の論理にもとづいた第４図
構成による乗算器の回路概要図である。 符号の説明、１，２，３，４……拡張機能付並
列乗算器、ａ，ｂ，ｃ，ｄ……部分積、X8-1，
X16-9，Xi……被乗数、Y8-1，Y16-9，Yi……乗
数、P8-1，P16-9，P24-17，P32-25，Pi，Pj……乗
算器出力、ADD／SUB……加算、減算制御端
子、Kc……拡張入力制御端子、M8-1，M16-9，
M24-17，M32-25，Mi，Mj……拡張入力、Mi，
Mj……反転された拡張入力、１１，１２，１３
……exclusive−ORゲート、１４……乗算回路、
１５……加算回路。
Claims (1)
- １ 乗数、被乗数の積に対して、加算、減算制御
端子により拡張入力を加算または減算する並列乗
算器において、前記拡張入力を上位ビツト、下位
ビツトに２分割するとともに、あらたに設けられ
た拡張入力制御端子と前記加算、減算制御端子に
より、２分割された前記拡張入力をそれぞれ独立
して加算、減算する機能を有することを特徴とす
る並列乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4546783A JPS59170941A (ja) | 1983-03-18 | 1983-03-18 | 並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4546783A JPS59170941A (ja) | 1983-03-18 | 1983-03-18 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59170941A JPS59170941A (ja) | 1984-09-27 |
| JPH0345419B2 true JPH0345419B2 (ja) | 1991-07-11 |
Family
ID=12720177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4546783A Granted JPS59170941A (ja) | 1983-03-18 | 1983-03-18 | 並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170941A (ja) |
-
1983
- 1983-03-18 JP JP4546783A patent/JPS59170941A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59170941A (ja) | 1984-09-27 |
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