JPH0345577B2 - - Google Patents
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- JPH0345577B2 JPH0345577B2 JP56138947A JP13894781A JPH0345577B2 JP H0345577 B2 JPH0345577 B2 JP H0345577B2 JP 56138947 A JP56138947 A JP 56138947A JP 13894781 A JP13894781 A JP 13894781A JP H0345577 B2 JPH0345577 B2 JP H0345577B2
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- JP
- Japan
- Prior art keywords
- voltage
- transistor
- load
- differential amplifier
- flip
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、主として相補型絶縁ゲート構成を半
導体集積回路上に実現するＡ／Ｄ変換器等に用い
微小なる差のある２つの電圧を比較しその大小に
応じた論理電圧を出力させるのに適した電圧比較
回路に関するものである。
導体集積回路上に実現するＡ／Ｄ変換器等に用い
微小なる差のある２つの電圧を比較しその大小に
応じた論理電圧を出力させるのに適した電圧比較
回路に関するものである。
従来相補型絶縁ゲート構成の半導体集積回路に
用いる電圧比較回路としては、第１図に示すごと
くＭ１を定電流源とし、Ｍ２，Ｍ３を入力トラン
ジスタとし、Ｍ４，Ｍ５を電流ミラー型負荷とし
て構成した差動増幅回路により端子２，３に加え
られた電圧の差に比例した出力電圧を端子６から
とり出し、これをＭ６を定電流負荷とする反転増
幅器１１により更に増幅する２段構成の増幅回路
を使用していた。
用いる電圧比較回路としては、第１図に示すごと
くＭ１を定電流源とし、Ｍ２，Ｍ３を入力トラン
ジスタとし、Ｍ４，Ｍ５を電流ミラー型負荷とし
て構成した差動増幅回路により端子２，３に加え
られた電圧の差に比例した出力電圧を端子６から
とり出し、これをＭ６を定電流負荷とする反転増
幅器１１により更に増幅する２段構成の増幅回路
を使用していた。
第１図をはじめ本願において使用するシンボル
は、ｐチヤンネルトランジスタを第２図ａ、ｎチ
ヤンネルトランジスタを第２図ｂのように定め
る。共にＧと示したのがゲート、Ｓと示したのが
ソース、Ｄと示したのがドレインである。この２
段構成の増幅回路によれば通常2000倍〜5000倍の
利得が得られるが、利得の余裕を得るため普通は
更に反転増幅器１２を１段付加している。１３は
前記Ｍ１とＭ６と定電流領域で動作させるための
バイアス電圧供給装置で、例えば第３図の回路で
実現される。第３図の回路はMOSトランジスタ
のゲート電極とドレイン電極とを接続したいわゆ
るダイオード接続されたトランジスタを３個直列
に接続し、端子１と９の間に加えられる電源電圧
を分圧するものである。
は、ｐチヤンネルトランジスタを第２図ａ、ｎチ
ヤンネルトランジスタを第２図ｂのように定め
る。共にＧと示したのがゲート、Ｓと示したのが
ソース、Ｄと示したのがドレインである。この２
段構成の増幅回路によれば通常2000倍〜5000倍の
利得が得られるが、利得の余裕を得るため普通は
更に反転増幅器１２を１段付加している。１３は
前記Ｍ１とＭ６と定電流領域で動作させるための
バイアス電圧供給装置で、例えば第３図の回路で
実現される。第３図の回路はMOSトランジスタ
のゲート電極とドレイン電極とを接続したいわゆ
るダイオード接続されたトランジスタを３個直列
に接続し、端子１と９の間に加えられる電源電圧
を分圧するものである。
かかる電圧比較回路は入力電圧差が減少すると
それにかみあつて増幅段数を増加せねばならず、
集積回路の占有面積の増大、消費電力の増大を招
く。さらに初段の差動増幅器の同相電圧除去は万
全とは言えず、入力電圧の同相成分が変化すると
節点６の出力電圧が変化し、この電圧が反転増幅
器により増幅されるため、入力電圧として数ｍＶ
以下の電圧差の場合には同相電圧によつては最終
段の出力で論理“１”の状態と論理“０”の状態
が入れ替わることがある。また、電源電圧が変動
した場合にも同じ現象を発生する。そのため、か
かる電圧比較回路では入力電圧の同相成分が大き
い場合数ｍＶ以下の差を識別することは不可能で
ある欠点を有する。
それにかみあつて増幅段数を増加せねばならず、
集積回路の占有面積の増大、消費電力の増大を招
く。さらに初段の差動増幅器の同相電圧除去は万
全とは言えず、入力電圧の同相成分が変化すると
節点６の出力電圧が変化し、この電圧が反転増幅
器により増幅されるため、入力電圧として数ｍＶ
以下の電圧差の場合には同相電圧によつては最終
段の出力で論理“１”の状態と論理“０”の状態
が入れ替わることがある。また、電源電圧が変動
した場合にも同じ現象を発生する。そのため、か
かる電圧比較回路では入力電圧の同相成分が大き
い場合数ｍＶ以下の差を識別することは不可能で
ある欠点を有する。
本発明はかかる欠点を除去し、非常に高感度な
電圧比較回路を少ない素子数により実現しようと
するものである。
電圧比較回路を少ない素子数により実現しようと
するものである。
本発明は、信号入力トランジスタとは異極性の
ゲート電極とドレイン電極とを接続したトランジ
スタを負荷として持つ差動増幅器と、前記負荷ト
ランジスタと同極性のトランジスタ２個を交叉結
合してその共通ソース電極を前記負荷トランジス
タの接地電位まで間欠的に低下させる手段を有す
るフリツプフロツプ回路と、を相補型絶縁ゲート
トランジスタを用いて構成し、前記フリツプフロ
ツプの２つのドレイン電極をそれぞれ前記差動増
幅器負荷のドレイン電極に接続する特徴を有し、
前記間欠的に電位が低下するとき前記差動増幅器
の入力電圧の大小に対応して論理出力として充分
な出力電圧を前記差動増幅器の出力端に得るよう
にした電圧比較回路である。
ゲート電極とドレイン電極とを接続したトランジ
スタを負荷として持つ差動増幅器と、前記負荷ト
ランジスタと同極性のトランジスタ２個を交叉結
合してその共通ソース電極を前記負荷トランジス
タの接地電位まで間欠的に低下させる手段を有す
るフリツプフロツプ回路と、を相補型絶縁ゲート
トランジスタを用いて構成し、前記フリツプフロ
ツプの２つのドレイン電極をそれぞれ前記差動増
幅器負荷のドレイン電極に接続する特徴を有し、
前記間欠的に電位が低下するとき前記差動増幅器
の入力電圧の大小に対応して論理出力として充分
な出力電圧を前記差動増幅器の出力端に得るよう
にした電圧比較回路である。
以下本発明を、具体的回路例の一例を示す第４
図および端子１７に加えるパルスのタイミングの
一例を示す第５図を用いて説明する。
図および端子１７に加えるパルスのタイミングの
一例を示す第５図を用いて説明する。
第４図に示したのは本第１の発明の実施の一例
である。信号入力トランジスタＭ２，Ｍ３および
定電流源Ｍ１１にｐチヤンネルトランジスタを用
いＭ２とＭ３のソース電極に同じくｐチヤンネル
トランジスタＭ１のドレイン電極を接続し、Ｍ１
のソース電極は正の電源に接続し、Ｍ１のゲート
電極には節点４を介してバイアス電圧供給装置１
３を接続して一定電圧を印加するようにして定電
流源を構成している。Ｍ２，Ｍ３のドレイン電極
にはそれぞれいわゆるダイオード接続されたｎチ
ヤンネルトランジスタＭ１３，Ｍ１４が負荷とし
て接続されており、これらにより差動増幅器が構
成されている。Ｍ１３，Ｍ１４のドレイン電極は
出力端５，６として外部にとり出されると共に、
出力端５にｎチヤンネトランジスタＭ１０のゲー
ト電極およびｎチヤンネルトランジスタＭ１１の
ドレイン電源が接続され、出力端６にＭ１０のド
レイン電極およびＭ１１のゲート電極が接続され
て交叉結合を構成しており、Ｍ１０およびＭ１１
の共通ソース電極にはｎチヤンネルトランジスタ
Ｍ１２のドレイン電極と接続され、Ｍ１２のソー
ス電極は負電源に接続され、Ｍ１２のソース電極
は負電源に接続され、Ｍ１２のゲートは端子１７
を介して第５図のパルスイを発生する装置に接続
するようにし、間欠的にＭ１０およびＭ１１のソ
ース電圧を降下させる手段となしてある。
である。信号入力トランジスタＭ２，Ｍ３および
定電流源Ｍ１１にｐチヤンネルトランジスタを用
いＭ２とＭ３のソース電極に同じくｐチヤンネル
トランジスタＭ１のドレイン電極を接続し、Ｍ１
のソース電極は正の電源に接続し、Ｍ１のゲート
電極には節点４を介してバイアス電圧供給装置１
３を接続して一定電圧を印加するようにして定電
流源を構成している。Ｍ２，Ｍ３のドレイン電極
にはそれぞれいわゆるダイオード接続されたｎチ
ヤンネルトランジスタＭ１３，Ｍ１４が負荷とし
て接続されており、これらにより差動増幅器が構
成されている。Ｍ１３，Ｍ１４のドレイン電極は
出力端５，６として外部にとり出されると共に、
出力端５にｎチヤンネトランジスタＭ１０のゲー
ト電極およびｎチヤンネルトランジスタＭ１１の
ドレイン電源が接続され、出力端６にＭ１０のド
レイン電極およびＭ１１のゲート電極が接続され
て交叉結合を構成しており、Ｍ１０およびＭ１１
の共通ソース電極にはｎチヤンネルトランジスタ
Ｍ１２のドレイン電極と接続され、Ｍ１２のソー
ス電極は負電源に接続され、Ｍ１２のソース電極
は負電源に接続され、Ｍ１２のゲートは端子１７
を介して第５図のパルスイを発生する装置に接続
するようにし、間欠的にＭ１０およびＭ１１のソ
ース電圧を降下させる手段となしてある。
第４図１４のごときダイオード接続されたトラ
ンジタを負荷とし差動増幅回路は、第１図１０の
ごとき電流ミラーを負荷とした差動増幅器に比し
て利得が数分の１以下であり、同相除去比も悪く
なる、という事実を欠点とし考えられていたため
に相補型絶縁ゲート構成の半導体集積回路では従
来顧みられることがなかつた回路構成である。
ンジタを負荷とし差動増幅回路は、第１図１０の
ごとき電流ミラーを負荷とした差動増幅器に比し
て利得が数分の１以下であり、同相除去比も悪く
なる、という事実を欠点とし考えられていたため
に相補型絶縁ゲート構成の半導体集積回路では従
来顧みられることがなかつた回路構成である。
しかし本発明である第４図１５のフリツプフロ
ツプは、それ自体正帰還がかかるため利得は無限
大であり、同相除去作用も非常に大きいため、前
記の欠点は問題ではなくなるというのが本発明者
の発想であり、事実その結果、後に述べる様に電
圧比較を行つた後の差動増幅器への復帰が早くな
るという従来予想だにされていなかつた大きな利
点を得るに致つた。
ツプは、それ自体正帰還がかかるため利得は無限
大であり、同相除去作用も非常に大きいため、前
記の欠点は問題ではなくなるというのが本発明者
の発想であり、事実その結果、後に述べる様に電
圧比較を行つた後の差動増幅器への復帰が早くな
るという従来予想だにされていなかつた大きな利
点を得るに致つた。
いま第５図に示した時刻t0の状態から説明す
る。
る。
時刻t0ではパルスイは零状態であり、第４図の
入力端２，３では２の電圧の方が３の電圧よりは
高いとする。すると、Ｍ３を流れる電流はＭ２よ
りは多くなる。したがつて出力端６の電圧が出力
端５の電圧より高くなる。
入力端２，３では２の電圧の方が３の電圧よりは
高いとする。すると、Ｍ３を流れる電流はＭ２よ
りは多くなる。したがつて出力端６の電圧が出力
端５の電圧より高くなる。
この電圧差は普通、入力電圧差の数倍から10倍
程度である。このとき節点１６の電圧は５，６の
電圧の差がｎチヤンネルトランジスタの閾値電圧
より小さい場合は、高い方の出力端６の電圧に比
べてｎチヤンネルトランジスタの閾値電圧分だけ
低い電圧になつている。この差が閾値電圧より大
きくなると、５，６のうち電圧の低い方の出力端
５の電圧と等しくなる。これはＭ１０，Ｍ１１が
お互いに出力端５，６の電圧のソースフオロア回
路となつているためである。次に時刻t1でパルス
イが立ち上がると、Ｍ１２が導通し、節点１６の
電圧が降下る。するとＭ１０，Ｍ１１で構成され
ているフリツプフロツプが活性化され、Ｍ１１が
先に導通し、出力端６の電圧を降下させる。節点
１６が降下するに従つて出力端６が降下するた
め、Ｍ１０を流れる電流はＭ１１を流れる電流に
比してずつと少ないので、出力端５はほぼパルス
イが印加される前の電圧を保持する。ここで低電
圧側の最終電圧をｎチヤンネルトランジスタの閾
値電圧より充分低くするためＭ１０およびＭ１２
についてそのチヤンネル幅をチヤンネル長で除し
た商（Ｗ／Ｌ）をＭ４およびＭ５について同様に
して求めた値の５倍以上にとるのが望ましい。こ
の第４図に示した電圧比較回路ではパルスイを印
加する前には差動増幅器１４が純粋の差動増幅器
であるかもしくは出力端５，６が等しい電位でな
ければならない。時刻t2でパルスイを立ち下げる
とＭ１２がオフし、フリツプフロツプには電流は
流れなくなる。この時Ｍ１４はオフであるため、
Ｍ３を流れる電流はすべて充電のため供される。
出力端５が閾値電圧を越えてＭ１４が導通しても
Ｍ１４は出力端５の電圧が上昇するほど抵抗が下
がる様な性質を持つているため、Ｍ１４を負荷と
するより短時間に差動増幅器の状態に復帰させる
ことができる。入力電圧が逆の場合でもこの回路
は対称となつているため同様の動作をする。
程度である。このとき節点１６の電圧は５，６の
電圧の差がｎチヤンネルトランジスタの閾値電圧
より小さい場合は、高い方の出力端６の電圧に比
べてｎチヤンネルトランジスタの閾値電圧分だけ
低い電圧になつている。この差が閾値電圧より大
きくなると、５，６のうち電圧の低い方の出力端
５の電圧と等しくなる。これはＭ１０，Ｍ１１が
お互いに出力端５，６の電圧のソースフオロア回
路となつているためである。次に時刻t1でパルス
イが立ち上がると、Ｍ１２が導通し、節点１６の
電圧が降下る。するとＭ１０，Ｍ１１で構成され
ているフリツプフロツプが活性化され、Ｍ１１が
先に導通し、出力端６の電圧を降下させる。節点
１６が降下するに従つて出力端６が降下するた
め、Ｍ１０を流れる電流はＭ１１を流れる電流に
比してずつと少ないので、出力端５はほぼパルス
イが印加される前の電圧を保持する。ここで低電
圧側の最終電圧をｎチヤンネルトランジスタの閾
値電圧より充分低くするためＭ１０およびＭ１２
についてそのチヤンネル幅をチヤンネル長で除し
た商（Ｗ／Ｌ）をＭ４およびＭ５について同様に
して求めた値の５倍以上にとるのが望ましい。こ
の第４図に示した電圧比較回路ではパルスイを印
加する前には差動増幅器１４が純粋の差動増幅器
であるかもしくは出力端５，６が等しい電位でな
ければならない。時刻t2でパルスイを立ち下げる
とＭ１２がオフし、フリツプフロツプには電流は
流れなくなる。この時Ｍ１４はオフであるため、
Ｍ３を流れる電流はすべて充電のため供される。
出力端５が閾値電圧を越えてＭ１４が導通しても
Ｍ１４は出力端５の電圧が上昇するほど抵抗が下
がる様な性質を持つているため、Ｍ１４を負荷と
するより短時間に差動増幅器の状態に復帰させる
ことができる。入力電圧が逆の場合でもこの回路
は対称となつているため同様の動作をする。
さて、こうした電圧比較回路の場合、電圧比較
後差動増幅器として動作する状態へ復帰が早いだ
けではなく、更に高速で動作させたい場合があ
る。本第１の発明による発想はかかる場合にも発
展的に適合させることが可能でる。第６図に示し
たのはこうして得た本第２の発明の実施の一例で
あり、第４図の回路中、出力端５，６へトランジ
スタＭ１５のソースおよびドレインをそれぞれ接
続して構成されており、Ｍ１５のゲート端子１８
へは第５図のパルスハを印加するようにしてあ
る。第５図に示したように時刻t2のタイミングで
パルスイを立ち下げると共に、パルスハを立ち上
げＭ１５を導通させると出力端５，６の電圧が等
しくなり、Ｍ１５が導通す直前の端子５，６の電
圧のほぼ平均の電圧となる。次にパルスハを立ち
下げると、Ｍ２およびＭ３から端子５，６に流れ
込む電流の差は端子２，３に入力される電圧の差
に比例しているから、前記入力電圧の低い方のト
ランジスタに接続された出力端の方が先に電圧上
昇するので次の電圧比較をすぐに行うことができ
る。
後差動増幅器として動作する状態へ復帰が早いだ
けではなく、更に高速で動作させたい場合があ
る。本第１の発明による発想はかかる場合にも発
展的に適合させることが可能でる。第６図に示し
たのはこうして得た本第２の発明の実施の一例で
あり、第４図の回路中、出力端５，６へトランジ
スタＭ１５のソースおよびドレインをそれぞれ接
続して構成されており、Ｍ１５のゲート端子１８
へは第５図のパルスハを印加するようにしてあ
る。第５図に示したように時刻t2のタイミングで
パルスイを立ち下げると共に、パルスハを立ち上
げＭ１５を導通させると出力端５，６の電圧が等
しくなり、Ｍ１５が導通す直前の端子５，６の電
圧のほぼ平均の電圧となる。次にパルスハを立ち
下げると、Ｍ２およびＭ３から端子５，６に流れ
込む電流の差は端子２，３に入力される電圧の差
に比例しているから、前記入力電圧の低い方のト
ランジスタに接続された出力端の方が先に電圧上
昇するので次の電圧比較をすぐに行うことができ
る。
第１図は従来用いらている差動増幅器１０と反
転増幅器１１，１２を用いた電圧比較回路で、１
３はバイアス電圧供給装置である。第２図ａ，ｂ
はトランジスタのシンボルの説明図である。第３
図はバイアス電圧供給装置の回路例である。第４
図は本請求の範囲第１項に示した発明の実施例で
あり、第６図は本請求の範囲第２項に示した発明
の実施例である。第５図イ，ロ，ハ，ニの各図は
第４図および第６図に供給するパルスタイミング
および出力波形の一例を示した図である。 図中、MXXと示したのはトランジスタであり
数字のみを付したのは節点もしくは端子である。
転増幅器１１，１２を用いた電圧比較回路で、１
３はバイアス電圧供給装置である。第２図ａ，ｂ
はトランジスタのシンボルの説明図である。第３
図はバイアス電圧供給装置の回路例である。第４
図は本請求の範囲第１項に示した発明の実施例で
あり、第６図は本請求の範囲第２項に示した発明
の実施例である。第５図イ，ロ，ハ，ニの各図は
第４図および第６図に供給するパルスタイミング
および出力波形の一例を示した図である。 図中、MXXと示したのはトランジスタであり
数字のみを付したのは節点もしくは端子である。
Claims (1)
- 【特許請求の範囲】 １ 入力トランジスタとは異極性のゲート電極と
ドレイン電極とを接続したトランジスタを負荷に
持つ差動増幅器と、前記負荷トランジスタと同極
性のトランジスタを交叉結合してその共通ソース
電極を前記負荷トランジスタの接地電位まで間欠
的に低下させる手段を有するフリツプフロツプ回
路と、を相補型絶縁ゲートトランジスタを用いて
構成し、前記フリツプフロツプの２つのドレイン
電極をそれぞれ前記差動増幅器負荷のドレイン電
極に接続した、ことを特徴とする電圧比較回路。 ２ 入力トランジスタとは異極性のゲート電極と
ドレイン電極とを接続したトランジスタを負荷に
持つ差動増幅器と、前記負荷トランジスタと同極
性のトランジスタ２個を交叉結合してその共通ソ
ース電極を前記負荷トランジスタの接地電位まで
間欠的に低下させる手段を有するフリツプフロツ
プ回路と、を相補型絶縁ゲートトランジスタを用
いて構成し、前記フリツプフロツプの２のドレイ
ン電極をそれぞれ前記差動増幅器負荷のドレイン
電極に接続し、さらに前記間欠的に低下するフリ
ツプフロツプの共通ソース電極電位に同期させて
前記負荷トランジスタのドレイン電位を強制的に
等電位にする手段を具備した、ことを特徴とする
電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13894781A JPS5840919A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13894781A JPS5840919A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840919A JPS5840919A (ja) | 1983-03-10 |
| JPH0345577B2 true JPH0345577B2 (ja) | 1991-07-11 |
Family
ID=15233868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13894781A Granted JPS5840919A (ja) | 1981-09-03 | 1981-09-03 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840919A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60190176A (ja) * | 1984-03-09 | 1985-09-27 | Mitsubishi Electric Corp | 電力回生装置 |
| JPS6312973A (ja) * | 1986-07-03 | 1988-01-20 | Nec Corp | 電池電圧検出回路 |
| JP2579932B2 (ja) * | 1987-03-31 | 1997-02-12 | 株式会社東芝 | ヒステリシスコンパレ−タ |
| JP2731057B2 (ja) * | 1991-11-12 | 1998-03-25 | 川崎製鉄株式会社 | コンパレータ |
| JP4856186B2 (ja) * | 2005-10-26 | 2012-01-18 | エヌエックスピー ビー ヴィ | 高速コンパレータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158138A (en) * | 1978-06-05 | 1979-12-13 | Nippon Precision Circuits | Comparator |
| JPS55166342A (en) * | 1979-06-12 | 1980-12-25 | Nec Corp | Minute potential difference comparing circuit |
-
1981
- 1981-09-03 JP JP13894781A patent/JPS5840919A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840919A (ja) | 1983-03-10 |
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