JPH0346053A - 複プロセッサ間制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主プロセッサ（中央演算処理装置）と副プロ
セッサ（副演算処理装置）とを有する情報処理装置に係
り、特に、主プロセッサが副プロセッサの状態を認識す
るのに好適な複プロセッサ間制御方式に関する。

〔従来の技術〕

従来、主プロセッサと副プロセッサとを有する入出力ア
ダプタ間の制御情報交換方式の一例として、米国特許４
４７５１５５号に開示されるものが挙げられる。

この方式は、副プロセッサに当たる入出力アダプタに、
メモリアドレスカウンタ、メモリデータバッファおよび
シーケンス制御部からなるアダプタＤＭＡ　（ダイレク
ト・メモリ・アクセス）制御部と、プログラマブルまた
は固定のメモリアドレス格納レジスタとを設けている。

そして、主プロセッサと入出力アダプタとの間で交換す
る制御情報を格納するために、前記メモリアドレス格納
レジスタにより指示されるメモリアドレスを用いて、メ
モリに任意の大きさの情報交換用メモリエリアを取り決
める。入出力アダプタは、前記アダプタＤＭＡ制御部に
より、ＤＭＡ型式で前記情報交換用メモリエリアに制御
情報を転送し、また、主プロセッサは、メモリリード／
ライト命令により。

制御情報を転送することにより、各々、制御情報の交換
を行なっていた。

〔発明が解決しようとする課題〕

上記従来技術は、主プロセッサが、副プロセッサの状態
を十分に認識できないという欠点があった。具体的には
、副プロセッサは、主プロセッサに対する制御情報を副
プロセッサのプログラムに従って転送するが、上記制御
情報は、上記プログラムが正常に動作している時のみし
か保障されない、言い換えると、副プロセッサは、プロ
グラムに誤動作が生じた場合には、主プロセッサに対し
て正常な制御情報を転送できないという問題があった。

加えてこの場合には、プログラムの誤動作位置も主プロ
セッサが認識できないという問題があった。

本発明の目的は、副プロセッサのプログラムの誤動作に
かかわらず、主プロセッサが副プロセッサの状態、特に
、実行プログラムのアドレスを認識し、システム全体の
ハングアップを防ぎ、かつ、誤動作の原因究明効率を向
上させることができる複プロセッサ間制御方式を提供す
ることにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、第１図に示すよ
うに、中央演算処理装置（主プロセッサ）１と、主プロ
セッサ１のプログラムおよびデータを記憶するメインメ
モリ２と、副演算処理装置（副プロセッサ）３と、これ
らを結合する共通バス４と、副プロセッサ３のプログラ
ムおよびデータを記憶するローカルメモリ５と、副プロ
セッサ３とローカルメモリ５とを結合するローカルバス
６とを備えた情報処理装置８における複プロセッサ間制
御方式であって、副プロセッサ３は、実行プログラムの
必要なアドレス等を副プロセッサ３の状態として保持す
る状態通知手段７を有し、主プロセッサ１が、状態通知
手段７の内容を読み取って副プロセッサ３の状態を認識
することができるようにしたことを特徴とするものであ
る。

状態通知手段７は、副プロセッサ３のプログラムカウン
タ（以下、ＰＣと略す）を保持することによって構成す
ることができる。

状態通知手段７は、副プロセッサ３のスタックおよびス
タックポインタを保持することによって構成することが
できる。

状態通知手・段７は、副プロセッサ３が実行しているプ
ログラムのオペコードを識別し、予め指定されたコード
と一致した時のｐｃ値を保持するように構成することが
できる。

上記予め指定するコードは、ジャンプ命令またはコール
命令のオペコードであることが望ましい。

さらに、状態通知手段７は、副プロセッサ３が実行して
いるプログラムのオペコードが、ジャンプ命令またはコ
ール命令のコードであった場合に。

次のオペコードのｐｃ値（すなわち、ジャンプ先または
コール先のアドレス）を保持することができる。

また、状態通知手段７は、副プロセッサ３が実行してい
る任意のｐｃ値を検出することにより。

内部にもつフラグを変化させ、ステータスとして保持す
ることができる。

上記任意のｐｃ値の検出は、主プロセッサｌより予め指
定されたｐｃ値と副プロセッサ３が実行しているｐｃ値
とを比較することにより行なわれる。

上記任意のｐｃ値を検出すると、副プロセッサ３は、主
プロセッサ１へ割り込み、また、この割り込みを主プロ
セッサ１がリセットすることが望ましい。

上記割り込みの発生に伴ない、副プロセッサ３は、主プ
ロセッサ１により、または、副プロセッサ３自身で停止
し、主プロセッサ１により再起動されることが望ましい
。

なお、状態通知手段７は、副プロセッサ３と共にＬＳＩ
に搭載して構成することができる。副プロセッサ３は、
具体的には、このようなＬＳＩを備えた通信制御装置等
のＩ１０装置に用いられる。

従って、本発明は、副プロセッサにおけるプログラムの
状態を主プロセッサにおいて認識する必要のあるシステ
ムに適用することができる０例えば、通信制御装置等の
Ｉ１０装置に制御用プロセッサを備え、これを主プロセ
ッサにより管理するようなシステムに適用することがで
きる。

〔作用〕 次に、本発明の作用について、第１図を参照して説明す
る。

状態通知手段７がｐｃを保持する場合は、ｐｃは副プロ
セッサ３が制御しているものであるので。

この値を主プロセッサｌから読み取るパスを設ければ、
実行中のプログラムアドレスが認識できる。

この時、主プロセッサ１からは、リード動作だけなので
、プログラム・カウンタ値を破壊したりしない。

また、状態通知手段７がスタックポインタおよびスタッ
クを保持する場合も、上記と同様に、これらの値を主プ
ロセッサ１が読み取ることにより、副プロセッサ３が実
行しているプログラムのモジュールをトレースすること
ができる。この場合も上記同様、値を破壊することはな
い。

次に、予め主プロセッサ１が１例えば、状態通知手段７
内に設けられたコードレジスタに目的とするオペコード
値を設定しておき、状態通知手段７が、データバス上の
データと指定されたオペコードとを比較することによっ
てオペコードの識別を行なう。この時のｐｃ値を保持す
ることにより、主プロセッサ１は、プログラムの流れを
確認できる。また、状態通知手段７が、前記データバス
上のデータと指定されたオペコードとが一致した時の次
の命令のｐｃ値を保持する場合には、主プロセッサ１は
、副プロセッサ３が実行したプログラムのコール先やジ
ャンプ先のアドレスを読むことができる。

さらに、主プロセッサ１が上記コードレジスタにプログ
ラムのアドレスを設定することにより、＼ 状態通知手段７は、副プロセッサ３のＰＣ値と該設定値
とを比較し、一致した時にステータスとして保持する。

これによって、主プロセッサ１は副プロセッサ３が指定
したプログラムアドレスを実行したか否かを確認できる
。

（以下余白） 〔実施例〕 以下１本発明の実施例を図面を用いて説明する。

第２図は本発明の実施例の全体構成図である。

本実施例は、基本部分については第１図と同じである。

すなわち、本実施例は、主プロセッサ１と、メインメモ
リ２と、副プロセッサ３とを共通バス４に接続して備え
、副プロセッサ３にロカルバス６を介してローカルメモ
リ５を接続して構成される。

ローカルバス６は、コントロールバス９．アドレスバス
１０およびデータバス１１から構成される。

また、副プロセッサ３は、状態通知回路７に加えて、主
プロセッサ１とのインターフェイス（アドレス・デコー
ド・リード／ライト制御）を司どる主プロセッサインタ
ーフェイス制御部１２と、入出力制御およびプログラム
制御を司どる全体制御部１３および演算部１４とから構
成される。

ここで、アドレスバス１０．データバス１１および演算
部１４のビット幅は８ビツトとする。

まず、第１の実施例として、　ＩＩプロセッサ３のプロ
グラムカウンタ（ＰＣ）１５．スタックポインタ（以下
、ＳＰと略す）１６およびスタック１７を主プロセッサ
１が読み出す場合について説明する。

ＰＣｌ５，５Ｐ１６およびスタック１７は、プログラム
を動作するプロセッサには不可欠な機能であり、通常、
レジスタで構成される。副プロセッサ３は、プログラム
に従って、これらのレジスタに必要な値を書き込んで保
持したり読み出して使用する。また、これらのレジスタ
の値をそのまま出力信号として、信号機１８に取り出す
。信号線１８上の出力信号は、第３１ｉ！！Ｉに示すよ
うに、状態通知回路７に入力される。

ここで、主プロセッサ１が必要とする副プロセッサ３の
状態を読み出しに行くと、主プロセッサインターフェイ
ス制御部１２は、共通バス４上のアドレスをデコードし
、該当するセレクト信号２０を状態通知回路７に送出す
る。該セレクト信号２０を受けた状態通知回路７は、該
当するレジスタのデータをセレクタ２１で選択し、主プ
ロセッサインターフェイス制御部１２に対し、該データ
１９を出力する。これによって、主プロセッサ■は、主
プロセッサインターフェイス制御部１２を介して、必要
とする副プロセッサ３の状態を読み出すことができる。

このように、本発明は、容易な回路でもって主プロセッ
サ１が副プロセッサ３の状態を読み出すことが実現でき
、その際に、副プロセッサ３に対して何ら害を与えない
。

主プロセッサ上は、ＰＣｌ５を読みだすことにより、常
に、副プロセッサ３が実行しているプログラムアドレス
を知ることが可能となり、特に、プログラムが短い範囲
のアドレス空間でループしてしまっているような場合の
発見がしやすいという効果がある。

また、主プロセッサｌは、上記と同様の手順で５Ｐ１６
およびスタック１７を読み込むことにより、モジュール
単位で実行したプログラムを知ることができ、プログラ
ム動作の解析がしやすいという効果がある。

以上１本実施例では、ＰＣｌ５，５Ｐ１６およびスタッ
ク１７をそれぞれ読み出せる回路で説明したが、それぞ
れ１つずつまたは２つずつの組み合せで構成しても構わ
ない。

次に、第２の実施例として、主プロセッサ１が副プロセ
ッサ３の実行した任意のオペコードのプログラムアドレ
ス（すなわちＰＣ値）を読み出す場合について説明する
。

第５図は本実施例で用いる命令フォーマットである。命
令フォーマットは、命令種別を決めるオペコード２９と
動作対象（レジスタやメモリアドレス）を指示するオペ
ラ７ンド３０とから構成される。オペコード２９および
オペランド３０は、それぞれ、８ビツトで構成されるも
のとする。

ここで、第６図を用いて命令の動作タイミングについて
説明する。

クロック３１は、副プロセッサ３がプログラムを動作す
るための基本クロックであり、プログラムは３クロツク
で１サイクル動作するものとする。

■命令の動作は、副プロセッサ３がオペコード２９を読
み込むオペコードフェッチサイクル３２と、オペランド
３０を読み込むオペランドフェッチサイクル３３と、前
記フェッチしたオペコード３６およびオペランド３７と
に従って命令を実行する実行サイクル３４との３サイク
ルから成る。

オペコードフェッチストローブ２６は、副プロセッサ３
が現在オペコードフェッチサイクル３２中であることを
示す信号であり、Ｉ　Ｏ＋でアクティブ、“１′でイン
アクティブであるとする。

第４図および第７図は、それぞれ１本実施例で用いる状
態通知回路７とその動作タイムチャートである。

状態通知回路７は、予め主プロセッサエより指定された
オペコードを保持するコードレジスタ２２と、コードレ
ジスタ２２の内容とデータバス１１上の内容とを比較し
、その結果が一致していればＯ′を、一致していなけれ
ば″１パを信号線２７に出力する比較器２３と、前記オ
ペコードフェッチストローブ２６と比較器２３の出力２
７とを入力し、２つの信号が両方共ｇ　□　ｊの時に信
号１ｉＡ２８に＋　０７を出力するＡＮＤゲート２４と
。

ＡＮＤゲート２４の出力２８がＩ　□　ｌから１１１へ
変化（立ち上り）した時に、ＰＣｌ５の値をラッチして
信号線１９に出力するフリップフロップ（以下、ＦＦと
略す）２５とから構成される。

次に、本実施例における状態通知回路７の動作を説明す
る。

コードレジスタ２２には、主プロセッサｌよりオペコー
ド＝Ｘ　（Ｘは８ビツト）が設定されているものとする
。

まず、副プロセッサ３は、ＰＣｌ５をアドレス（ＰＣ）
３５としてアドレスバス１０に出力し。

同時に、オペコードフェッチストローブ２６をアクティ
ブにする。ローカルメモリ５は、アドレス（ＰＣ）３５
に格納されているプログラム（すなわち、オペコード＝
Ｘ）３６をデータバス１１上に出力する。比較器２３は
、出力されたオペコードとコードレジスタ２２の値とを
比較し、一致していると出力２７をＯ′にする。これに
よりＡＮＤゲート２４の出力２８は、Ｏ′になる。

次に、副プロセッサ３は、オペコード３６を取り込むタ
イ′ミングとして、オペコードフェッチストローブ２６
を１１１にする。これにより、ＡＮＤゲート２４の出力
２８は５１′になり。

ＦＦ２５は、このタイミングでＰＣｌ５の値３５をラッ
チし、主プロセッサインターフェイス制御部１２に対し
、信号線１９を介して出力する。

主プロセッサ１は、主プロセッサインターフェイス制御
部１２を介して、上記ＰＣ値３５を読み込む。

以上のようにして、主プロセッサｌは、副プロセッサ３
が実行したプログラムの任意のオペコードのＰＣ値を読
み出すことができる。これにより、副プロセッサ３が実
行したプログラムの流れを確認することができるという
効果がある。この場合、任意のオペコードがコール命令
のオペコードであれば、上記効果はより高くなる。

次に、第３の実施例として、主プロセッサ１が副プロセ
ッサ３の実行した任意のオペコードの次のオペコード（
次のプログラム命令）のＰＣ値を読み出す場合について
説明する。

第８図および第９図は、それぞれ１本実施例で用いる状
態通知口ｆｉ７とその動作タイムチャートである。

状態通知回路７は、コードレジスタ２２と、比較器２３
と、比較器２３の出力２７およびオペコードフェッチス
トローブ２６が両方共１０′の時に出力４３がｉｌ　と
なるＡＮＤゲート３８と。

入力信号を反転させて出力する２つのＮＯＴゲート３９
，４１と、ＡＮＤゲート３８の出力４３が１１′で′１
パを、オペコードフェッチストローブ２６の立ち下り（
ＮＯＴゲート３９によって立ち上りとなる。）でＯ′を
（上記信号４３が５１′の間は無効）出力４４に出力す
るＦＦ４０と。

ＦＦ４０の出力４４の立ち下り（ＮＯＴゲート４１によ
り立ち上りとなる。）で、ＰＣｌ５の値をラッチして信
号ｌｌＡ１９に出力するＦＦ４２とから構成される。

次に、本実施例における状態通知口１７の動作を説明す
る。

比較器２３の出力２７とオペコードフェッチストローブ
２６とが両方共１０１　になるまでの動作は、前記第２
の実施例と同じである。

ここで、ＡＮＤゲート３８の出力４３は１１′になり、
ＦＦ４０の出力４４は１１′になる。オペコードフェッ
チストローブ２６が立ち上がると。

ＡＮＤゲート３８の出力４３は（□ｌ　になるが、ＦＦ
４０の出力は１１′を保持し続ける（オペコードフェッ
チサイクル３２）。そして、状態通知口＄７は、オペラ
ンドフェッチサイクル３３および実行サイクル３４の間
、前記状態を保持し続ける。

次の命令のオペコードフェッチサイクル４７に入ると、
副プロセッサ３は、アドレスバス１０にｐｃ十α（Ｏ≦
ｐｃ十α≦ＦＦ　（Ｈ）：αは整数。

αは前の命令の内容によって決まる。）を出力し。

オペコードフェッチストローブ２６を立ち下げる。

これにより、ＮＯＴゲート３９の出力は立ち上がり、Ｆ
Ｆ４０の出力４４は、Ｏ′になる。この時、オペコード
４６とコードレジスタ２２との値は一致していないので
、ＡＮＤゲート３８の出力４３は１０′であり、ＦＦ４
０に影響を与えない。

そして、ＮＯＴゲート４１の出力は立ち上り、ＦＦ４２
は、ＰＣｌ５の値（ｐｃ＋α）４５をラッチし、主プロ
セッサインターフェイス制御部１２に対し、信号線１９
を介して出力する。

主プロセッサｌは、主プロセッサインターフェイス制御
部１２を介して、上記ＰＣ値４５を読み込む。

以上のようにして、主プロセッサ１は、副プロセッサ３
が実行したプログラムの任意の命令の次の命令のオペコ
ードのＰＣ値を読み出すことができる。特に、任意の命
令がコール命令やジャンプ命令の場合に、コール先やジ
ャンプ先のアドレスがわかるので、モジュール単位での
実行プログラムの流れ１分岐先の確認等ができるという
効果がある。

上記第２および第３の実施例では、保持するＰＣ値は１
つであったが、ＦＦを複数にしたり、メモリに書き込む
ことによって、複数のＰＣを保持しておくこと（例えば
、実行したコール命令のアドレスを複数保持する。）は
可能である。これによって、より正確な実行されたプロ
グラムの流れを確認することができる。また、比較の対
象をオペコードの１バイトに限定していたが、オペラン
ドを含めた１命令や連続した複数の命令を比較の対象と
して限定した実行アドレスの検索も可能である。

さらに、第４の実施例として、副プロセッサ３のプログ
ラムの任意のアドレスが実行されたが否かを示すステー
タスを主プロセッサ１が読み出す場合について説明する
。

第１０図は、本実施例で用いる状態通知回路７である。

本実施例は、コードレジスタ２２と、コードレジスタ２
２とＰＣｌ５との値を比較し、一致していれば１１１　
を、一致していなければＯ′を出力する比較器２３と、
比較器２３の出力４８が１１１を出力しく１０′になっ
ても出力は１１′を保持）、主プロセッサｌからのライ
ト動作によって、リセットストローブ４９が立ち上がる
と０′　を出力するＦＦ５０とから構成される。

コードレジスタ２２には、主プロセッサ１より。

副プロセッサ３のプログラムの任意のアドレスが設定さ
れている。比較器２３は、コードレジスタ２２とＰＣｌ
５との値を比較し、ＰＣｌ５が設定されたアドレスにな
ると、出力４８を１′にする。これによって、ＦＦ５０
の出力は１１＋になり、主プロセッサインターフェイス
制御部１２に対し、信号線１９を介して該出力をステー
タスとして出力する′。

主プロセッサｌは、主プロセッサインターフェイス制御
部１２を介して、上記ステータスを読み込む。

以上のようにして、主プロセッサｌが、副プロセッサ３
のプログラムの任意のアドレスが実行されたことを検出
することできる。その後、主プロセッサ１は、ライト命
令にて該ステータスをクリアする。本実施例では、アド
レスという形で設定を行なうので、プログラム中の任意
の固有のポイントが実行されたか否かを確認できるので
、副プロセッサ３のプログラムの流れが確認できるとい
う効果がある。

上記第２．第３および第４の実施例において、状態通知
回路７は、主プロセッサ１より指定された副プロセッサ
３の状態を検出すると、主プロセッサ１に対し、割り込
みを発生することができる。

主プロセッサ１は、この割り込みによって、副プロセッ
サ３の状態を確認でき、プログラムでサーチする必要が
ないので効率が良いという効果がある。

また、上記割り込みによって、主プロセッサ１は、副プ
ロセッサ３に対しバス要求信号を出し、副プロセッサ３
の動作を停止することができる。

同様に、上記割り込みを直接副プロセッサ３のバス要求
信号に入力して、副プロセッサ３の動作を停止すること
ができる。この場合、副プロセッサ３の再起動は、主プ
ロセッサ１が上記割り込みをクリアすることによって行
なう。これによって、副プロセッサ３を１ステツプずつ
実行させることが可能となり、デパックや解析が容易に
なるという効果がある。

上記第１〜第４の実施例を複数組み合わせることは可能
である。この場合、前記の効果が向上する。

なお、上記第１〜第４の実施例においては、副プロセッ
サ３が１つの場合を述べたが、必ずしも１つである必要
はなく、２つ以上であってもよい。

〔発明の効果〕

以上説明したように本発明によれば、副プロセッサがそ
の状態を保持しているので、主プロセッサが副プロセッ
サの状態を認識することにより。

副プロセッサのプログラムの監視、トレースおよび解析
が容易になるという効果がある。

また、副プロセッサの状態を保持する手段は、プロセッ
サ部とは独立した容易な回路で構成できるので、回路が
大きくならず、副プロセッサの中に収容したり、副プロ
セッサと同一のＬＳＩに搭載することができ、その際に
、副プロセッサの効率を妨げないという効果もある。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は本発
明の一実施例の全体構成図、第３図、第４図、第８図お
よび第１０図は、状態通知回路の構成例を示すブロック
図、第５図は本実施例で用いる副プロセッサの命令フォ
ーマット図、第６図は本実施例の動作タイミングチャー
ト、第７図および第１図は状態通知回路の動作タイムチ
ャートである。 １・・・主プロセッサ、　　　２・・・メインメモリ、
３・・・副プロセッサ、　　　４・・・共通バス、５・
・・ローカルメモリ、　　　６・・・ローカルバス、７
・・・状態通知手段（回路）、 １０・・・アドレスバス、 １２・・・主プロセッサインターフェイス制御部、工５
・・・プログラムカウンタ、 １６・・・スタックポインタ、１７・・・スタック、２
６・・・オペコードフェッチトスロープ、２９・・・オ
ペコード、　　　　　３０・・・オペランド。 第 １ 図 図 第 図 第 り 図 鳥 ６ 図 第 図 殆 ？ 閃

Claims (1)

1. 【特許請求の範囲】 １、全体制御を司どる主プロセッサと、上記主プロセッ
   サのプログラムおよびデータを保持するメインメモリと
   、上記主プロセッサと共通のバスに接続され、専用処理
   を行なう副プロセッサと、上記副プロセッサのプログラ
   ムおよびデータを保持するローカルメモリとを備えた情
   報処理装置における複プロセッサ間制御方式であって、
   上記主プロセッサに転送可能な上記副プロセッサの状態
   を保持する手段を上記副プロセッサに設けたことを特徴
   とする複プロセッサ間制御方式。 ２、全体制御を司どる主プロセッサと共通のバスに接続
   され、専用処理を行なう副プロセッサにおいて、 上記副プロセッサの状態を保持する手段を設けたことを
   特徴とする副プロセッサ。 ３、全体制御を司どる主プロセッサと共通のバスに接続
   され、専用処理を行なう副プロセッサと共に、 上記副プロセッサの状態を保持する手段を搭載している
   ことを特徴とするＬＳＩ。 ４、請求項２記載の副プロセッサを備えていることを特
   徴とする通信制御装置。 ５、上記保持手段に保持される副プロセッサの状態は、
   上記副プロセッサのプログラムカウンタ値であることを
   特徴とする請求項１記載の複プロセッサ間制御方式、請
   求項２記載の副プロセッサ、請求項３記載のＬＳＩ、ま
   たは、請求項４記載の通信制御装置。 ６、上記保持手段に保持される副プロセッサの状態は、
   上記副プロセッサのスタックの値およびスタックポイン
   タ値であることを特徴とする請求項１記載の複プロセッ
   サ間制御方式。 ７、上記保持手段に保持される副プロセッサの状態は、
   上記主プロセッサが予め指定した上記副プロセッサの命
   令コードと上記副プロセッサが実行したプログラムの命
   令コードとが利用した時のプログラムカウンタ値である
   ことを特徴とする請求項１記載の複プロセッサ間制御方
   式、請求項２記載の副プロセッサ、請求項３記載のＬＳ
   Ｉ、または、請求項４記載の通信制御装置。 ８、上記保持手段に保持される副プロセッサの状態は、
   上記主プロセッサが予め指定した上記副プロセッサの命
   令コードと上記副プロセッサが実行したプログラムの命
   令コードとが一致した時の次に実行した命令のプログラ
   ムカウンタ値であることを特徴とする請求項１記載の複
   プロセッサ間制御方式、請求項２記載の副プロセッサ、
   請求項３記載のＬＳＩ、または、請求項４記載の通信制
   御装置。 ９、上記副プロセッサの状態は、上記主プロセッサが予
   め指定した上記副プロセッサのプログラムアドレスと上
   記副プロセッサのプログラムカウンタ値とが一致したか
   否かを示すステータスであることを特徴とする請求項１
   記載の複プロセッサ間制御方式、請求項２記載の副プロ
   セッサ、請求項３記載のＬＳＩ、または、請求項４記載
   の通信制御装置。