JPH034618A - クロック分周回路 - Google Patents
クロック分周回路Info
- Publication number
- JPH034618A JPH034618A JP13871089A JP13871089A JPH034618A JP H034618 A JPH034618 A JP H034618A JP 13871089 A JP13871089 A JP 13871089A JP 13871089 A JP13871089 A JP 13871089A JP H034618 A JPH034618 A JP H034618A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- gate
- frequency
- frequency division
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデユーティ５０％の偶数分周及び奇数分周を可
能にしたクロック分周回路に関する。
能にしたクロック分周回路に関する。
従来、デユーティ５０％のクロック分周回路は、例えば
第３図に示すように、入力クロックをｎ個カウントする
ｎカウンタ２と、このｎカウンタ２の出力クロックを２
分周する１／２分周器３とを縦続接続した構成となって
いる。
第３図に示すように、入力クロックをｎ個カウントする
ｎカウンタ２と、このｎカウンタ２の出力クロックを２
分周する１／２分周器３とを縦続接続した構成となって
いる。
この分周回路は、第４図に各部の信号波形を示すように
、先ずｎカウンタ２で入力クロックをｎ個カウントして
その都度１クロツクを出力し、このクロックを１／２分
周器３で２分周することにより、デユーティ５０％の２
ｎ分周クロックを得ることができる。
、先ずｎカウンタ２で入力クロックをｎ個カウントして
その都度１クロツクを出力し、このクロックを１／２分
周器３で２分周することにより、デユーティ５０％の２
ｎ分周クロックを得ることができる。
上述した従来のクロック分周器は、ｎカウンタ２から出
力されたクロックを２分周してデユーティ５０％の２ｎ
分周クロックを得ているため、得られる分周クロックは
当然に偶数分周クロックとなり、奇数分周クロックを得
ることができない。このため、分周器の汎用性が小さい
とともに、奇数分周クロックに相当するクロックを得る
際には、入力クロックの周波数を高くする必要があり、
クロック発振回路等が複雑になり、かつ分周動作が不安
定になり易いという問題がある。
力されたクロックを２分周してデユーティ５０％の２ｎ
分周クロックを得ているため、得られる分周クロックは
当然に偶数分周クロックとなり、奇数分周クロックを得
ることができない。このため、分周器の汎用性が小さい
とともに、奇数分周クロックに相当するクロックを得る
際には、入力クロックの周波数を高くする必要があり、
クロック発振回路等が複雑になり、かつ分周動作が不安
定になり易いという問題がある。
本発明は偶数及び奇数分周を任意に行うことを可能にし
たクロック分周回路を提供することを目的とする。
たクロック分周回路を提供することを目的とする。
本発明のクロック分周回路は、一方の入力端に入力クロ
ックが入力される排他的論理和ゲートと、この排他的論
理和ゲートから出力されるパルスをｎカウントする毎に
クロックを出力するｎカウンタと、このｎカウンタの出
力を２分周するｌ／２分周器と、奇数分周時に前記１／
２分周器の出力クロックを前記排他的論理和ゲートの他
方の入力端に入力させる論理ゲートとを備えている。
ックが入力される排他的論理和ゲートと、この排他的論
理和ゲートから出力されるパルスをｎカウントする毎に
クロックを出力するｎカウンタと、このｎカウンタの出
力を２分周するｌ／２分周器と、奇数分周時に前記１／
２分周器の出力クロックを前記排他的論理和ゲートの他
方の入力端に入力させる論理ゲートとを備えている。
この構成では、１／２分周器の出力クロックを排他的論
理和ゲートの他方の入力端に帰還させないときには、こ
れまでと同様に偶数分周を行い、帰還させたときには排
他的論理和ゲートの作用によってｎカウンタに！パルス
が付加され、奇数分周を行う。
理和ゲートの他方の入力端に帰還させないときには、こ
れまでと同様に偶数分周を行い、帰還させたときには排
他的論理和ゲートの作用によってｎカウンタに！パルス
が付加され、奇数分周を行う。
次に、本発明を図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
図において、１は排他的論理和ゲートであり、その一方
の入力端に入力クロック（原始クロック）を入力させる
。２は任意の整数ｎだけカウントしてその都度ｌクロッ
ク幅のパルスを発生させるｎカウンタであり、前記排他
的論理和ゲート１から出力されるクロック（パルス）が
入力される。３は１／２分周器であり、前記ｎカウンタ
２から出力されるクロックを２分周し、デユーティ５０
％のクロックを出力する。４は論理積ゲートであり、前
記１／２分周器３の出力クロックを一方の入力端に入力
させ、他方の入力端には奇数／偶数の選択信号が入力さ
れる。そして、この論理積ゲート４の出力は、前記排他
的論理和ゲー）１の他方の入力端に入力されるように構
成している。
の入力端に入力クロック（原始クロック）を入力させる
。２は任意の整数ｎだけカウントしてその都度ｌクロッ
ク幅のパルスを発生させるｎカウンタであり、前記排他
的論理和ゲート１から出力されるクロック（パルス）が
入力される。３は１／２分周器であり、前記ｎカウンタ
２から出力されるクロックを２分周し、デユーティ５０
％のクロックを出力する。４は論理積ゲートであり、前
記１／２分周器３の出力クロックを一方の入力端に入力
させ、他方の入力端には奇数／偶数の選択信号が入力さ
れる。そして、この論理積ゲート４の出力は、前記排他
的論理和ゲー）１の他方の入力端に入力されるように構
成している。
この構成の分周回路の動作を、第２図の信号波形図を用
いて説明する。
いて説明する。
今、ｎカウンタ２はカウント値４が設定されているもの
とする。すると、ｎカウンタ２は、排他的論理和ゲート
１を通して入力されるクロックをカウントし、ｎカウン
ト毎に１クロック幅のパルスを出力する。そして、ｌ／
２分周器３ではこのパルス毎に反転して２分周を行い、
結□果としてデエーテ４５０％のクロックを出力する。
とする。すると、ｎカウンタ２は、排他的論理和ゲート
１を通して入力されるクロックをカウントし、ｎカウン
ト毎に１クロック幅のパルスを出力する。そして、ｌ／
２分周器３ではこのパルス毎に反転して２分周を行い、
結□果としてデエーテ４５０％のクロックを出力する。
ここで、論理積ゲート４に奇数分周を選択する信号（’
１”）が入力されると、１／２分周器３の出力クロック
は論理積ゲート４を通って排他的論理和ゲートｌの他方
の入力端に帰還される。すると、排他的論理和ゲート１
は、入力クロックと帰還された出力クロッ−りとの僅か
の時、開蓋によって掻めて短い幅のパルスを出力する。
１”）が入力されると、１／２分周器３の出力クロック
は論理積ゲート４を通って排他的論理和ゲートｌの他方
の入力端に帰還される。すると、排他的論理和ゲート１
は、入力クロックと帰還された出力クロッ−りとの僅か
の時、開蓋によって掻めて短い幅のパルスを出力する。
そして、この短いパルスは出力クロックの立ち上がりと
立ち下がりでそれぞれ発生するため、出力クロックの１
周期内でパルスが１個増えることになり、結果として奇
数個のパルスとなる。したがって、ｎカウンタ２がこの
パルスをｎ個毎にカウントしてクロックを出力し、かつ
１／２分周器３でこれを２分周することから、奇数の分
周、この例では７の分周が行われることになる。
立ち下がりでそれぞれ発生するため、出力クロックの１
周期内でパルスが１個増えることになり、結果として奇
数個のパルスとなる。したがって、ｎカウンタ２がこの
パルスをｎ個毎にカウントしてクロックを出力し、かつ
１／２分周器３でこれを２分周することから、奇数の分
周、この例では７の分周が行われることになる。
なお、ｎカウンタ２のカウント設定値を変更することに
より任意の奇数の分周が可能であることは言うまでもな
い。
より任意の奇数の分周が可能であることは言うまでもな
い。
以上説明したように本発明は、奇数分周時に、１／２分
周器の出力クロックを排他的論理和ゲートの他方の入力
端に帰還させるため、ｎカウンタに１パルスが付加され
ることになり、奇数分周が実現される。これにより、１
つのクロック分周回路で偶数及び奇数の分周を任意に実
行することができ、汎用性を高めることができる。また
、高周波数のクロックが不要となり、安定度の高い奇数
分周動作を得ることができる。
周器の出力クロックを排他的論理和ゲートの他方の入力
端に帰還させるため、ｎカウンタに１パルスが付加され
ることになり、奇数分周が実現される。これにより、１
つのクロック分周回路で偶数及び奇数の分周を任意に実
行することができ、汎用性を高めることができる。また
、高周波数のクロックが不要となり、安定度の高い奇数
分周動作を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例のブ・ロック図、第２図は第
１図の各部の信号波形図、第３図は従来のクロック分周
回路のブロック図、第４図は第３図の各部の信号波形図
である。
１図の各部の信号波形図、第３図は従来のクロック分周
回路のブロック図、第４図は第３図の各部の信号波形図
である。
Claims (1)
- １、一方の入力端に入力クロックが入力される排他的論
理和ゲートと、この排他的論理和ゲートから出力される
パルスをｎカウントする毎にクロックを出力するｎカウ
ンタと、このｎカウンタの出力を２分周する１／２分周
器と、奇数分周時に前記１／２分周器の出力クロックを
前記排他的論理和ゲートの他方の入力端に入力させる論
理ゲートとを備えることを特徴とするクロック分周回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13871089A JPH034618A (ja) | 1989-05-31 | 1989-05-31 | クロック分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13871089A JPH034618A (ja) | 1989-05-31 | 1989-05-31 | クロック分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034618A true JPH034618A (ja) | 1991-01-10 |
Family
ID=15228320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13871089A Pending JPH034618A (ja) | 1989-05-31 | 1989-05-31 | クロック分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034618A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067339A (en) * | 1997-09-18 | 2000-05-23 | Siemens Aktiengesellschaft | Frequency divider with lower power consumption |
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429955A (en) * | 1977-08-10 | 1979-03-06 | Seiko Epson Corp | Frequency devider circuit |
| JPS56129431A (en) * | 1980-03-17 | 1981-10-09 | Nec Corp | Frequency dividing circuit for odd number |
| JPS61281719A (ja) * | 1985-06-07 | 1986-12-12 | Nec Corp | 分周回路 |
-
1989
- 1989-05-31 JP JP13871089A patent/JPH034618A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429955A (en) * | 1977-08-10 | 1979-03-06 | Seiko Epson Corp | Frequency devider circuit |
| JPS56129431A (en) * | 1980-03-17 | 1981-10-09 | Nec Corp | Frequency dividing circuit for odd number |
| JPS61281719A (ja) * | 1985-06-07 | 1986-12-12 | Nec Corp | 分周回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067339A (en) * | 1997-09-18 | 2000-05-23 | Siemens Aktiengesellschaft | Frequency divider with lower power consumption |
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
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