JPH0346271A - Ｍｉｓ形電界効果トランジスタ - Google Patents
Ｍｉｓ形電界効果トランジスタInfo
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- JPH0346271A JPH0346271A JP1180577A JP18057789A JPH0346271A JP H0346271 A JPH0346271 A JP H0346271A JP 1180577 A JP1180577 A JP 1180577A JP 18057789 A JP18057789 A JP 18057789A JP H0346271 A JPH0346271 A JP H0346271A
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- JP
- Japan
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- zns
- insulating film
- znse
- gate insulating
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｇ ａ Ａ ｓ基板を用いた金属／絶縁物／
半導体形電界効果トランジスタ（以下ＭＩＳＦＥＴと称
す）に関するものである。
半導体形電界効果トランジスタ（以下ＭＩＳＦＥＴと称
す）に関するものである。
（従来の技術）
近年、Ｇ ａ Ａ ｓは、Ｓｉに比べ電子移動度が大き
く、超高速論理素子材料として注目されている。
く、超高速論理素子材料として注目されている。
現在、ＧａＡｓを用いた論理素子は、Ｇ ａ Ａ ｓ
Ｍ ＥＳＦＥＴが主流であるが、ＭＥＳＦＥＴに比べて
、消費電力が小さく、高集積化が可能なＧａＡｓＭＩＳ
ＦＥＴの実用化が強く期待されている。
Ｍ ＥＳＦＥＴが主流であるが、ＭＥＳＦＥＴに比べて
、消費電力が小さく、高集積化が可能なＧａＡｓＭＩＳ
ＦＥＴの実用化が強く期待されている。
一般に、Ｓｉ基板の表面に、絶縁膜を形成する方法は、
熱酸化により良質のＳｉＯ□膜を形成する。
熱酸化により良質のＳｉＯ□膜を形成する。
しかしながら、ＧａＡｓ基板の場合は、Ａｓは蒸気圧が
高く熱脱離を起こすために、良質の熱酸化膜を得ること
は不可能であった。従って、Ｇ ａ Ａ ｓ基板上に化
学的気相成長法（以下ＣＶＤと称す）や、スパッタ法等
により、低温で絶縁膜を形成していた。
高く熱脱離を起こすために、良質の熱酸化膜を得ること
は不可能であった。従って、Ｇ ａ Ａ ｓ基板上に化
学的気相成長法（以下ＣＶＤと称す）や、スパッタ法等
により、低温で絶縁膜を形成していた。
従来のＭＩＳＦＥＴについて、第４図（ａ）および（ｂ
）により説明する。
）により説明する。
第４図（ａ）における第１の従来例のＭＩＳＦＥＴは、
半絶縁性Ｇ ａ Ａ ｓ基板１の表面に、化学的気相成
長によるＳｉｏ、膜２のゲート絶縁膜を介して形成した
ゲート電極３を挟んで、不純物イオンが注入されたｎ０
拡散領域４上にソース・ドレイン電極５が形成されたも
のである。
半絶縁性Ｇ ａ Ａ ｓ基板１の表面に、化学的気相成
長によるＳｉｏ、膜２のゲート絶縁膜を介して形成した
ゲート電極３を挟んで、不純物イオンが注入されたｎ０
拡散領域４上にソース・ドレイン電極５が形成されたも
のである。
第４図（ｂ）における第２の従来例のＭＩＳＦＥＴが、
上記の第１の従来例と異なる点は、半絶縁性ＧａＡｓ基
板１の表面に、エピタキシャル成長によるＺ ｎ Ｓ
ｚ Ｓ ６ｌ−ｒ（０，０３＜ ｘ ＜０．０５）膜６
を介してゲート電極３が形成されている点で、その他は
変わりがない。
上記の第１の従来例と異なる点は、半絶縁性ＧａＡｓ基
板１の表面に、エピタキシャル成長によるＺ ｎ Ｓ
ｚ Ｓ ６ｌ−ｒ（０，０３＜ ｘ ＜０．０５）膜６
を介してゲート電極３が形成されている点で、その他は
変わりがない。
なお、第１の従来例では、５ｉｎ２膜２の替りに、Ｓｉ
、Ｎ４膜を、又第２の従来例ではＺｎ５ｚＳｅ１４膜６
の替りにＧａｙＡＱｌ−ｘＡ８（０＜ Ｘ ＜ １ ）
膜をそれぞれ形成した例もある。
、Ｎ４膜を、又第２の従来例ではＺｎ５ｚＳｅ１４膜６
の替りにＧａｙＡＱｌ−ｘＡ８（０＜ Ｘ ＜ １ ）
膜をそれぞれ形成した例もある。
（発明が解決しようとする問題点）
しかしながら、第１の従来例では、Ｇ ａ Ａ ｓ基板
１とＳｉｎ、膜２又はＳｉ、Ｎ４膜の界面には、多量の
未結合が存在し、界面準位を形成していることが知られ
ている。このため、ＧａＡｓ基板１に対しＳｉｏ２膜２
の比抵抗が大きいため、ＧａＡｓ基板１とＳｉｎ、膜２
の間の界面準位密度が、１Ｘ１０”ａｎ−”ｅＶ−１程
度と大きくなり、ＦＥＴとして実用化するのは難しいと
いう問題があった。
１とＳｉｎ、膜２又はＳｉ、Ｎ４膜の界面には、多量の
未結合が存在し、界面準位を形成していることが知られ
ている。このため、ＧａＡｓ基板１に対しＳｉｏ２膜２
の比抵抗が大きいため、ＧａＡｓ基板１とＳｉｎ、膜２
の間の界面準位密度が、１Ｘ１０”ａｎ−”ｅＶ−１程
度と大きくなり、ＦＥＴとして実用化するのは難しいと
いう問題があった。
また、第２の従来例では、Ｚｎ５ｚＳｅ１−ｘ膜６は。
ＧａＡｓ基板１に格子整合し、且つ、禁制帯幅が、Ｇａ
Ａｓより大きく、さらに、上記のＳｉｏ、膜２に比べて
界面準位密度が小さく、且つ、比抵抗も小さいが、伝導
帯のバンド不連続量が。
Ａｓより大きく、さらに、上記のＳｉｏ、膜２に比べて
界面準位密度が小さく、且つ、比抵抗も小さいが、伝導
帯のバンド不連続量が。
ｚｎ Ｓ ａ 、０３ Ｓ ｅｏ 、７ ／ Ｑ６Ａｇ
で０．０２ｅＶ、Ｇ ａ Ａ Ｑ Ａ ｓ／ＧａＡｓで
０．１７ｅＶと小さく、界面にキャリアを有効に閉じ込
めることが難しいという問題があった。
で０．０２ｅＶ、Ｇ ａ Ａ Ｑ Ａ ｓ／ＧａＡｓで
０．１７ｅＶと小さく、界面にキャリアを有効に閉じ込
めることが難しいという問題があった。
本発明は上記の問題を解決するもので、ＧａＡｓ基板を
用いた高性能のＭＩＳＦＥＴを提供するものである。
用いた高性能のＭＩＳＦＥＴを提供するものである。
（ｍ１題を解決するための手段）
上記の課題を解決するため、本発明はＧａＡｓ基板上に
、異なる２種類以上の■−■族化合物半導体からなる超
格子を堆積し、ゲート絶縁膜とするものである。
、異なる２種類以上の■−■族化合物半導体からなる超
格子を堆積し、ゲート絶縁膜とするものである。
また、Ｇ ａ Ａ ｓ基板とＳｉｎ、膜又はＳｉ、Ｎｌ
膜等の絶縁膜との間に異なる２種類以上のＩＩ −ＶＩ
族化合物半導体からなる超格子を挿入するものである。
膜等の絶縁膜との間に異なる２種類以上のＩＩ −ＶＩ
族化合物半導体からなる超格子を挿入するものである。
（作 用）
Ｇ ａ Ａ ｓ基板上に、例えば、ＺｎＳｅ、ＺｎＳ薄
膜を交互に積層したＺｎＳｅ／ＺｎＳ歪超格子でゲート
絶縁膜を形成すると、ＧａＡｓ、ＺｎＳｅおよびＺｎＳ
結晶は、それぞれ格子定数が異なるが、ゲート絶縁膜を
形成する各層厚は極めて薄いため、格子が歪み、格子不
整合による転位が発生せず、ＧａＡｓ／絶縁膜界面の未
結合手が極めて少なくなる。
膜を交互に積層したＺｎＳｅ／ＺｎＳ歪超格子でゲート
絶縁膜を形成すると、ＧａＡｓ、ＺｎＳｅおよびＺｎＳ
結晶は、それぞれ格子定数が異なるが、ゲート絶縁膜を
形成する各層厚は極めて薄いため、格子が歪み、格子不
整合による転位が発生せず、ＧａＡｓ／絶縁膜界面の未
結合手が極めて少なくなる。
従って、Ｓｉｎ、膜、又は５１３Ｎ４膜に比べて、界面
準位密度の著しく小さな絶縁膜の形成が可能となる。
準位密度の著しく小さな絶縁膜の形成が可能となる。
第３図（ａ）および（ｂ）は、Ｇ ａ Ａ ｓ基板上に
ＺｎＳｅ／ＺｎＳ歪超格子およびＧ ａ Ａ ｓ基板に
格子整合したＺｎＳ、、、、Ｓｓ、、、、をそれぞれ形
成した時のエネルギーバンド図である。ＺｎＳｅ／Ｚｎ
Ｓ歪超格子を絶縁膜として用いた場合、ＺｎＳＳｅ膜を
用いた場合に比べ、ＧａＡｓ／絶縁膜界面での伝導帯の
エネルギー不連続量が約０．１５ｅＶ大きい、歪超格子
は、ＧａＡｓ界面に蓄積された電子にとって大きな障壁
となり、ゲート電極への漏れ電流を著しく軽減する。な
お、Ｚｎ５ａ／ＺｎＳ歪超格子で説明したが、ＺｎＴｅ
／ＺｎＳ、Ｚｎ５Ｓｓ／ＺｎＳ、ＺｎＴｅＳ／ＺｎＳ、
ＺｎＳｅＴｅ／ＺｎＳを用いても、同様の効果が得られ
る。
ＺｎＳｅ／ＺｎＳ歪超格子およびＧ ａ Ａ ｓ基板に
格子整合したＺｎＳ、、、、Ｓｓ、、、、をそれぞれ形
成した時のエネルギーバンド図である。ＺｎＳｅ／Ｚｎ
Ｓ歪超格子を絶縁膜として用いた場合、ＺｎＳＳｅ膜を
用いた場合に比べ、ＧａＡｓ／絶縁膜界面での伝導帯の
エネルギー不連続量が約０．１５ｅＶ大きい、歪超格子
は、ＧａＡｓ界面に蓄積された電子にとって大きな障壁
となり、ゲート電極への漏れ電流を著しく軽減する。な
お、Ｚｎ５ａ／ＺｎＳ歪超格子で説明したが、ＺｎＴｅ
／ＺｎＳ、Ｚｎ５Ｓｓ／ＺｎＳ、ＺｎＴｅＳ／ＺｎＳ、
ＺｎＳｅＴｅ／ＺｎＳを用いても、同様の効果が得られ
る。
Ｇ ａ Ａ ｓ基板とＳｉｏ、膜あるいはＳｉ、Ｎ、膜
等のゲート絶縁膜との界面に、例えば、ＺｎＳｅとＺｎ
Ｓからなる歪超格子を挿入すると、界面に歪エネルギー
が貯えられ、転位の発生を抑制し、界面の未結合手の数
を軽減することができる。これより、従来のＳｉｎ、膜
又はＳｉ、Ｎ４膜単層のＭＩＳＦＥＴに比べて相互コン
ダクタンス等の特性が向上する。
等のゲート絶縁膜との界面に、例えば、ＺｎＳｅとＺｎ
Ｓからなる歪超格子を挿入すると、界面に歪エネルギー
が貯えられ、転位の発生を抑制し、界面の未結合手の数
を軽減することができる。これより、従来のＳｉｎ、膜
又はＳｉ、Ｎ４膜単層のＭＩＳＦＥＴに比べて相互コン
ダクタンス等の特性が向上する。
なお、ＺｎＳｅ／ＺｎＳ歪超格子の替わりにＺｎＴｅ／
ＺｎＳ、ＺｎＳＳｅ／ＺｎＳ 、ＺｎＴｅＳ／ＺｎＳ。
ＺｎＳ、ＺｎＳＳｅ／ＺｎＳ 、ＺｎＴｅＳ／ＺｎＳ。
ＺｎＳｅＴｅ／ＺｎＳを用いても、同様の効果が得られ
る。
る。
（実施例）
本発明の実施例２例について、第１図および第２図によ
り説明する。
り説明する。
第１図は、ＺｎＳｅ／ＺｎＳ歪超格子７をゲート絶縁膜
として用いた第１の実施例の要部拡大断面図である。な
お、第４図に示した従来例と同じ構成部には、同一符号
を付して説明を進める。
として用いた第１の実施例の要部拡大断面図である。な
お、第４図に示した従来例と同じ構成部には、同一符号
を付して説明を進める。
Ｓｉイオン注入を用いてソース・ドレイン領域となるｎ
０拡散領域４を形成した半絶縁性Ｇ ａ Ａ ｓ基板上
の上に、有機金属気相成長法により。
０拡散領域４を形成した半絶縁性Ｇ ａ Ａ ｓ基板上
の上に、有機金属気相成長法により。
ＺｎＳｅ／ＺｎＳ歪超格子７を堆積した。原料ガスには
、ジメチル亜鉛、ジメチルセレン、硫化水素を用い、成
長温度を５５０℃とした。
、ジメチル亜鉛、ジメチルセレン、硫化水素を用い、成
長温度を５５０℃とした。
歪超格子７は、膜厚５０ＡのＺｎＳｅ７ａと、膜厚５０
入のＺｎＳ ７ｂをそれぞれ１０層交互に積層して全面
に形成した後、反応性イオンエツチング法によりゲート
電極３の部分以外の歪超格子７を除去した。
入のＺｎＳ ７ｂをそれぞれ１０層交互に積層して全面
に形成した後、反応性イオンエツチング法によりゲート
電極３の部分以外の歪超格子７を除去した。
ソース・ドレイン電極５はＡ ｕ ／ Ｑ ６を真空蒸
着した後、４００℃１分間の熱処理を施しオーム性電極
とし、ゲート電極３は、Ａｕの真空蒸着により形成した
。
着した後、４００℃１分間の熱処理を施しオーム性電極
とし、ゲート電極３は、Ａｕの真空蒸着により形成した
。
このようにして得られたＧａＡｓＭ Ｉ Ｓ Ｆ Ｅ
Ｔのゲート長は１μｍ、ゲート幅は１０μｍである。試
作品について、ドレイン電流−ドレイン電圧特性を測定
した結果、室温で相互コンダクタンス５００＋ｓ Ｓｉ
請を得た。
Ｔのゲート長は１μｍ、ゲート幅は１０μｍである。試
作品について、ドレイン電流−ドレイン電圧特性を測定
した結果、室温で相互コンダクタンス５００＋ｓ Ｓｉ
請を得た。
また、キャリア密度２ Ｘ １０” （！ｍ−”を半絶
縁性ＧａＡｓ基板上に、同様の手法でＺｎＳｅ／ＺｎＳ
歪超格子を堆積し、Ａｕ電極を蒸着してＭＩＳダイオー
ドを試作し、その容量−電圧特性から求めた界面準位密
度の最小値は、Ｉ ＸＩＯｌｌａｍ−”ｅＶ−１であっ
た。
縁性ＧａＡｓ基板上に、同様の手法でＺｎＳｅ／ＺｎＳ
歪超格子を堆積し、Ａｕ電極を蒸着してＭＩＳダイオー
ドを試作し、その容量−電圧特性から求めた界面準位密
度の最小値は、Ｉ ＸＩＯｌｌａｍ−”ｅＶ−１であっ
た。
本実施例のように、ＺｎＳｅ／ＺｎＳ歪超格子７をゲー
ト絶縁膜に用いると、良好な界面特性が得られ、ＭＩＳ
ＦＥＴの特性が向上する。
ト絶縁膜に用いると、良好な界面特性が得られ、ＭＩＳ
ＦＥＴの特性が向上する。
また、ゲート電極３への漏れ電流密度は、５ｖ印加時に
、１ ｐ Ａ ／ ｄ以下で、従って、ＺｎＳｅ／Ｚｎ
Ｓ歪超格子７の比抵抗がｒｏ１！Ω・０以上となりＺｎ
ＳＳｅ膜やＡ Ｑ Ｇ ａ Ａ ｓ膜に比べ、絶縁性に
優れている。
、１ ｐ Ａ ／ ｄ以下で、従って、ＺｎＳｅ／Ｚｎ
Ｓ歪超格子７の比抵抗がｒｏ１！Ω・０以上となりＺｎ
ＳＳｅ膜やＡ Ｑ Ｇ ａ Ａ ｓ膜に比べ、絶縁性に
優れている。
なお、ＺｎＳｅ／ＺｎＳ歪超格子７の替わりにＺｎＴａ
／ＺｎＳ、ＺｎＳＳｅ／ＺｎＳ、ＺｎＴａ５／ＺｎＳ、
ＺｎＳｅＴｅ／ＺｎＳ歪超格子を用いた場合も同様の結
果が得られた。
／ＺｎＳ、ＺｎＳＳｅ／ＺｎＳ、ＺｎＴａ５／ＺｎＳ、
ＺｎＳｅＴｅ／ＺｎＳ歪超格子を用いた場合も同様の結
果が得られた。
第２図は、ＧａＡｓ基板ｌとＳｊ、０２膜２との間にＺ
ｎＳｅ／ＺｎＳ歪超格子７を挿入した第２の実施例の要
部拡大断面図である。
ｎＳｅ／ＺｎＳ歪超格子７を挿入した第２の実施例の要
部拡大断面図である。
第２の実施例が、第１図に示した第１の実施例と異なる
点は、歪超格子７が、５０人のＺｎＳｅと５０入のＺｎ
Ｓをそれぞれ２層交互に積層して形成した点と、続いて
原料ガスとしてモノシランおよび酸化二窒素を用いたプ
ラズマＣＶＤにより８００λのＳｉｎ、膜２を堆積した
点である。その点は変わらないので、同じ構成部には同
一符号を付して、その説明を省略する。
点は、歪超格子７が、５０人のＺｎＳｅと５０入のＺｎ
Ｓをそれぞれ２層交互に積層して形成した点と、続いて
原料ガスとしてモノシランおよび酸化二窒素を用いたプ
ラズマＣＶＤにより８００λのＳｉｎ、膜２を堆積した
点である。その点は変わらないので、同じ構成部には同
一符号を付して、その説明を省略する。
試作したＧａＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔは、ゲート長
がｌμＬゲート幅がｌＯμ冒で、ドレイン電流−ドレイ
ン電圧特性を測定した結果、室温で相互コンダクタンス
５００ｍ Ｓ ／ ｍを得た。また、ゲート電極への漏
れ電流密度を測定した結果、ｌｎＡ／ａＪ以下であった
。
がｌμＬゲート幅がｌＯμ冒で、ドレイン電流−ドレイ
ン電圧特性を測定した結果、室温で相互コンダクタンス
５００ｍ Ｓ ／ ｍを得た。また、ゲート電極への漏
れ電流密度を測定した結果、ｌｎＡ／ａＪ以下であった
。
本実施例のように、ＧａＡｓ基板１とＳｉｏ、膜２の間
に、ＺｎＳｅ／ＺｎＳ歪超格子７を挿入することによっ
て、ＭＩＳＦＥＴの特性が大幅に向上した。
に、ＺｎＳｅ／ＺｎＳ歪超格子７を挿入することによっ
て、ＭＩＳＦＥＴの特性が大幅に向上した。
なお、ＺｎＳｅ／ＺｎＳ歪超格子７の替わりにＺｎＴｅ
／ＺｎＳ、Ｚｎ５Ｓｓ／ＺｎＳ、ＺｎＴｅＳ／ＺｎＳ、
ＺｎＳｅＴｅ／ＺｎＳを用いても同様の結果が得られた
。
／ＺｎＳ、Ｚｎ５Ｓｓ／ＺｎＳ、ＺｎＴｅＳ／ＺｎＳ、
ＺｎＳｅＴｅ／ＺｎＳを用いても同様の結果が得られた
。
（発明の効果）
以上説明したように、本発明によれば、室温で相互フン
ダクタンスが５００＋ａ Ｓ ／ ｒｍ程度の高性能な
ＧａＡｓＭＩＳＦＥＴトランジスタが得られる。
ダクタンスが５００＋ａ Ｓ ／ ｒｍ程度の高性能な
ＧａＡｓＭＩＳＦＥＴトランジスタが得られる。
第１図は本発明によるＺｎＳｅ／ＺｎＳ歪超格子をゲー
ト絶縁膜としたＧａＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔの要部
拡大断面図、第２図は本発明による、界面にＺｎＳｅ／
ＺｎＳ歪超格子を挿入したＧａＡｓＭＩＳＦＥＴの要部
拡大断面図、第３図（ａ）および（ｂ）はそれぞれＺｎ
Ｓｅ／ＺｎＳ歪超格子／ＧａＡｓおよびＺ ｎ Ｓ １
） 、 ６３ Ｓ ６６ 、 ｇ ７ ／ Ｇ ａ Ａ
Ｓのエネルギーバンド図、第４図（ａ）および（ｂ）
はそれぞれＳｉｎ、膜およびＺｎＳＳｅ膜をゲート絶縁
膜に用いた従来のＧ ａ Ａ ５Ｍｌ５ＦＥＴの要部拡
大断面図である。 工・・・半絶縁性Ｇ ａ Ａ ｓ基板、 ２・・・Ｓｉ
ｏ、膜、３・・・ゲート電極、 ４・・・ｎ°拡散領域
。 ５・・・ソース・ドレイン電極、 ６・・・ＺｎＳ。 Ｓ ｅｌ−ｘ膜、 ７＝−ＺｎＳｅ／ＺｎＳ歪超格子
、７ａ−−−ＺｎＳｅ、 ７ｂ−ＺｎＳ。
ト絶縁膜としたＧａＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔの要部
拡大断面図、第２図は本発明による、界面にＺｎＳｅ／
ＺｎＳ歪超格子を挿入したＧａＡｓＭＩＳＦＥＴの要部
拡大断面図、第３図（ａ）および（ｂ）はそれぞれＺｎ
Ｓｅ／ＺｎＳ歪超格子／ＧａＡｓおよびＺ ｎ Ｓ １
） 、 ６３ Ｓ ６６ 、 ｇ ７ ／ Ｇ ａ Ａ
Ｓのエネルギーバンド図、第４図（ａ）および（ｂ）
はそれぞれＳｉｎ、膜およびＺｎＳＳｅ膜をゲート絶縁
膜に用いた従来のＧ ａ Ａ ５Ｍｌ５ＦＥＴの要部拡
大断面図である。 工・・・半絶縁性Ｇ ａ Ａ ｓ基板、 ２・・・Ｓｉ
ｏ、膜、３・・・ゲート電極、 ４・・・ｎ°拡散領域
。 ５・・・ソース・ドレイン電極、 ６・・・ＺｎＳ。 Ｓ ｅｌ−ｘ膜、 ７＝−ＺｎＳｅ／ＺｎＳ歪超格子
、７ａ−−−ＺｎＳｅ、 ７ｂ−ＺｎＳ。
Claims (4)
- （１）ＧａＡｓ基板の上にゲート絶縁膜を介してゲート
電極を形成したＭＩＳ形電界効果トランジスタにおいて
、上記のゲート絶縁膜が２種類以上の異種II−VI族化合
物半導体薄膜を交互に積層して形成されたことを特徴と
するＭＩＳ形電界効果トランジスタ。 - （２）上記のII−VI族化合物半導体が、ＺｎＳｅ／Ｚｎ
Ｓ、ＺｎＴｅ／ＺｎＳ、ＺｎＳＳｅ／ＺｎＳ、ＺｎＴｅ
Ｓ／ＺｎＳ、ＺｎＳｅＴｅ／ＺｎＳであることを特徴と
する請求項（１）記載のＭＩＳ形電界効果トランジスタ
。 - （３）ＧａＡｓ基板とＳｉ系のゲート絶縁膜との間に２
種類以上の異種II−VI族化合物半導体膜を交互に積層し
て挿入したことを特徴とするＭＩＳ形電界効果トランジ
スタ。 - （４）上記のII−VI族化合物半導体が、ＺｎＳｅ／Ｚｎ
Ｓ、ＺｎＴｅ／ＺｎＳ、ＺｎＳＳｅ／ＺｎＳ、ＺｎＴｅ
Ｓ／ＺｎＳ、ＺｎＳｅＴｅ／ＺｎＳであることを特徴と
する請求項（３）記載のＭＩＳ形電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180577A JPH0346271A (ja) | 1989-07-14 | 1989-07-14 | Ｍｉｓ形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180577A JPH0346271A (ja) | 1989-07-14 | 1989-07-14 | Ｍｉｓ形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346271A true JPH0346271A (ja) | 1991-02-27 |
Family
ID=16085704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180577A Pending JPH0346271A (ja) | 1989-07-14 | 1989-07-14 | Ｍｉｓ形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009045233A (ja) * | 2007-08-20 | 2009-03-05 | Physical Air Corporation Co Ltd | トレーニング方法及び装置 |
| US20180006131A1 (en) * | 2016-06-30 | 2018-01-04 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
-
1989
- 1989-07-14 JP JP1180577A patent/JPH0346271A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009045233A (ja) * | 2007-08-20 | 2009-03-05 | Physical Air Corporation Co Ltd | トレーニング方法及び装置 |
| US20180006131A1 (en) * | 2016-06-30 | 2018-01-04 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
| US9876090B1 (en) * | 2016-06-30 | 2018-01-23 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
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