JPH0348716B2 - - Google Patents
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- JPH0348716B2 JPH0348716B2 JP2802982A JP2802982A JPH0348716B2 JP H0348716 B2 JPH0348716 B2 JP H0348716B2 JP 2802982 A JP2802982 A JP 2802982A JP 2802982 A JP2802982 A JP 2802982A JP H0348716 B2 JPH0348716 B2 JP H0348716B2
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- integrator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/18—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous and sequential signals, e.g. SECAM-system
- H04N11/186—Decoding means therefor
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Color Television Systems (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Description
【発明の詳細な説明】
本発明は低減フイルタ、特にテレビジヨン受像
機のためのクロミナンス信号デエンフアシス用フ
イルタ、並びにこのようなフイルタを含むテレビ
ジヨン受像機に係わる。
機のためのクロミナンス信号デエンフアシス用フ
イルタ、並びにこのようなフイルタを含むテレビ
ジヨン受像機に係わる。
SECAMテレビジヨン方式においては、信号対
雑音比を改善する−即ち雑音を軽減する−ため
に、送信側でテレビジヨン信号をその高周波にお
いてプレエンフアシスし、これに対応して受信側
ではデエンフアシスすることが公知である。この
デエンフアシスのために、デエンフアシスフイル
タと呼ばれる低減フイルタが使用される。
雑音比を改善する−即ち雑音を軽減する−ため
に、送信側でテレビジヨン信号をその高周波にお
いてプレエンフアシスし、これに対応して受信側
ではデエンフアシスすることが公知である。この
デエンフアシスのために、デエンフアシスフイル
タと呼ばれる低減フイルタが使用される。
更に、信号のデイジタル式伝送、または時間サ
ンプリング伝送が特に正確度、雑音感度及び部品
の特性の変化によるドリフトに関してアナログ式
伝送に比べ有利であることが知られている。
ンプリング伝送が特に正確度、雑音感度及び部品
の特性の変化によるドリフトに関してアナログ式
伝送に比べ有利であることが知られている。
しかし、テレビジヨンへのデイジタル技術の適
用は、信号周波数の値が高いため及び実時間動
作、即ち信号処理の信号伝送との同時性故に特に
困難である。
用は、信号周波数の値が高いため及び実時間動
作、即ち信号処理の信号伝送との同時性故に特に
困難である。
本発明によつて、これらの困難は克服される。
本発明によるSECAM式テレビジヨン受像機用
デエンフアシスフイルタはデイジタルで、次の形 Ｔ（ｚ）＝（ａ＋bz-1）／（ｃ＋dz-1） … を有するｚ伝達関数を持つ。
デエンフアシスフイルタはデイジタルで、次の形 Ｔ（ｚ）＝（ａ＋bz-1）／（ｃ＋dz-1） … を有するｚ伝達関数を持つ。
この式から、１個または複数個の遅延装置、一
定の係数によつて積算する１個または複数のエレ
メント及び１個または複数個の加算または減算エ
レメントから成るデイジタルフイルタが構成され
得る。
定の係数によつて積算する１個または複数のエレ
メント及び１個または複数個の加算または減算エ
レメントから成るデイジタルフイルタが構成され
得る。
デイジタルフイルタの計算及び設計に用いられ
る数学的技術並びに該フイルタの構成に関するよ
り詳細な点については、例えばマグロウヒル社発
光のアンドレアス・アントニオの著作“デイジタ
ルフイルタ分析と設計”（Andreas Anto−niou，
“digital filters analysis and design”，by Mac
GraW Hill.）が参照され得る。
る数学的技術並びに該フイルタの構成に関するよ
り詳細な点については、例えばマグロウヒル社発
光のアンドレアス・アントニオの著作“デイジタ
ルフイルタ分析と設計”（Andreas Anto−niou，
“digital filters analysis and design”，by Mac
GraW Hill.）が参照され得る。
上記の伝達関数を有するデイジタルフイルタを
用いた場合、テレビジヨン受像機の動作は、少な
くともアナログフイルタ使用の際と同程度には満
足のゆくものであることが判明した。
用いた場合、テレビジヨン受像機の動作は、少な
くともアナログフイルタ使用の際と同程度には満
足のゆくものであることが判明した。
フイルタの製造コスト及び該フイルタに起因す
る遅延を最小とするためには、このフイルタのエ
レメントの数、特に遅延エレメントの数が制限さ
れなければならない。この目的に沿つて、好まし
い具体例によればフイルタは、それらのうちの１
個の出力において次の関数 Ｕ（ｚ）＝Ｘ（ｚ）／｛１＋（ｄ／ｃ）z-1｝ を現出させるべく配置されたエレメントを含み、
ここでＸ（ｚ）はフイルタの入力における信号の
ｚ変換である。
る遅延を最小とするためには、このフイルタのエ
レメントの数、特に遅延エレメントの数が制限さ
れなければならない。この目的に沿つて、好まし
い具体例によればフイルタは、それらのうちの１
個の出力において次の関数 Ｕ（ｚ）＝Ｘ（ｚ）／｛１＋（ｄ／ｃ）z-1｝ を現出させるべく配置されたエレメントを含み、
ここでＸ（ｚ）はフイルタの入力における信号の
ｚ変換である。
このようなフイルタは例えば、第１の加算器及
び第２の加算器を含み、２個の入力を有する第１
の加算器の入力のうち第１のものはフイルタの入
力を形成し、第２のものは定数によつて積算する
第１の積算器を介して遅延エレメントの出力と接
続されており、遅延エレメントの入力は第１の加
算器の出力と接続されており、また第２の加算器
の第１の入力は定数によつて積算する第２の積算
器を介して遅延エレメントの出力と接続され、こ
の加算器の第２の入力は第１の加算器の出力と接
続されており、この第２の加算器の出力が、ある
いはレジスタを経てフイルタの出力を形成する。
び第２の加算器を含み、２個の入力を有する第１
の加算器の入力のうち第１のものはフイルタの入
力を形成し、第２のものは定数によつて積算する
第１の積算器を介して遅延エレメントの出力と接
続されており、遅延エレメントの入力は第１の加
算器の出力と接続されており、また第２の加算器
の第１の入力は定数によつて積算する第２の積算
器を介して遅延エレメントの出力と接続され、こ
の加算器の第２の入力は第１の加算器の出力と接
続されており、この第２の加算器の出力が、ある
いはレジスタを経てフイルタの出力を形成する。
本発明の他の特徴を、添付図面に促して具体例
を説明することにより明らかにする。
を説明することにより明らかにする。
SECAM式テレビジヨン受像機におけるクロミ
ナンス信号のデエンフアシス用として公知である
アナログ型フイルタは２個の入力端子１及び２並
びに２個の出力端子１′及び２′を含み（第１図）、
端子２′は端子２に直接接続される。
ナンス信号のデエンフアシス用として公知である
アナログ型フイルタは２個の入力端子１及び２並
びに２個の出力端子１′及び２′を含み（第１図）、
端子２′は端子２に直接接続される。
端子１と１′の間に値R1の第１の抵抗３が配置
され、端子２と２′の間に値R2の第２の抵抗４
が、容量Ｃのコンデンサ５と直列に接続されて見
出される。第２図はこのフイルタの応答曲線を示
し、入力信号の脈動が横軸として表わされ、縦軸
には、フイルタの減衰Ａの対数がデシベルで表わ
され、即ち、 LogA＝LogVs／Ve … この式でVsは出力電圧を、Veは入力電圧を表
わす。（第１図）。
され、端子２と２′の間に値R2の第２の抵抗４
が、容量Ｃのコンデンサ５と直列に接続されて見
出される。第２図はこのフイルタの応答曲線を示
し、入力信号の脈動が横軸として表わされ、縦軸
には、フイルタの減衰Ａの対数がデシベルで表わ
され、即ち、 LogA＝LogVs／Ve … この式でVsは出力電圧を、Veは入力電圧を表
わす。（第１図）。
計算によると、第１図のフイルタの伝達関数は
次のようになる： Vs／Ve＝１＋jω／ωc／１＋jnω／ωc … この式で、 ωc＝１／R2C … ｎ＝R1＋R2／R2 … このアナログフイルタと同じ応答曲線を有する
デイジタルフイルタのｚ伝達関数を得るために
は、数jωは変数（ｚ＋２／ｚ＋１）によつて置
き換えられ（この変換は一次関数型のｚ変換と呼
ばれる）、次のｚ伝達関数が得られる。
次のようになる： Vs／Ve＝１＋jω／ωc／１＋jnω／ωc … この式で、 ωc＝１／R2C … ｎ＝R1＋R2／R2 … このアナログフイルタと同じ応答曲線を有する
デイジタルフイルタのｚ伝達関数を得るために
は、数jωは変数（ｚ＋２／ｚ＋１）によつて置
き換えられ（この変換は一次関数型のｚ変換と呼
ばれる）、次のｚ伝達関数が得られる。
Ｔ（ｚ）＝ａ＋bz-1／ｃ＋dz-1＝Ｙ（ｚ）／Ｘ（ｚ）
… この式でＹ（ｚ）はデイジタルフイルタの出力
における電圧であり、Ｘ（ｚ）はデイジタルフイ
ルタの入力における電圧である。
… この式でＹ（ｚ）はデイジタルフイルタの出力
における電圧であり、Ｘ（ｚ）はデイジタルフイ
ルタの入力における電圧である。
上記の式は更に次のように書かれ得、
Ｋ・Ｙ（ｚ）＝１＋ｂ／ａz-1／１＋ｄ／ｃz-1Ｘ（ｚ
）… ここでＫ＝ｃ／ａである。
）… ここでＫ＝ｃ／ａである。
この式は更に次のように変形され得る
Ｋ・Ｙ（ｚ）＝Ｓ（ｚ）
＝１＋ｂ／ａz-1U（ｚ） …
ここで、
Ｕ（ｚ）＝Ｘ（ｚ）／１＋ｄ／ｃz-1 …
であり、これから次の式が導かられ。
Ｕ（ｚ）＝Ｘ（ｚ）−ｄ／ｃＵ（ｚ）・z-1 …
式及び式により第３図のブロツク線図に従
つたデイジタルフイルタが構成される。
つたデイジタルフイルタが構成される。
この構成においてフイルタは２個の入力１１及
び１２を備えた二進加算器１０を含み、該入力の
うち第１のものは入力信号ｘを受信し、第２の入
力は係数（−ｄ／ｃ）で積算する積算器１３の出
力と接続されている。
び１２を備えた二進加算器１０を含み、該入力の
うち第１のものは入力信号ｘを受信し、第２の入
力は係数（−ｄ／ｃ）で積算する積算器１３の出
力と接続されている。
加算器１０の出力は関数z-1を表わす遅延エレ
メント１４の入力に接続され、この遅延エレメン
トの入力１５に、例えば4286KHzに等しいサン
プリング周波数においてクロツク信号Ｈが供給さ
れる。
メント１４の入力に接続され、この遅延エレメン
トの入力１５に、例えば4286KHzに等しいサン
プリング周波数においてクロツク信号Ｈが供給さ
れる。
遅延エレメント１４の出力は積算器１３の入力
と、（ｂ／ａ）に等しい係数によつて積算を行な
う別の積算器１６の入力とに接続される。積算器
１６の出力は他の加算器１８の第２の入力１７に
接続され、この加算器の第１の入力１９は第１の
加算器１０の出力と接続される。
と、（ｂ／ａ）に等しい係数によつて積算を行な
う別の積算器１６の入力とに接続される。積算器
１６の出力は他の加算器１８の第２の入力１７に
接続され、この加算器の第１の入力１９は第１の
加算器１０の出力と接続される。
加算器１８の出力は、クロツク信号Ｈを受ける
入力２２を有するレジスタ２１を介してフイルタ
の出力２０に接続される。
入力２２を有するレジスタ２１を介してフイルタ
の出力２０に接続される。
このフイルタが、式及び式によつて規定さ
れる関数を提供することは容易に判明し得る。
れる関数を提供することは容易に判明し得る。
関数Ｕ（ｚ）は、加算器１０の出力において得
られる。遅延エレメント１４の出力において、関
数Ｕ（ｚ）・z-1が得られる。レジスタ２１の出力
には、関数Ｓ（ｚ）＝Ｋ・Ｙ（ｚ）が現出する。
られる。遅延エレメント１４の出力において、関
数Ｕ（ｚ）・z-1が得られる。レジスタ２１の出力
には、関数Ｓ（ｚ）＝Ｋ・Ｙ（ｚ）が現出する。
フイルタの様々なエレメント（加算器、遅延、
及び積算器）は、例えば、その演算速度が所期の
適用にとつて十分であるTTL型のバイポーラ技
術に従つて構成される。
及び積算器）は、例えば、その演算速度が所期の
適用にとつて十分であるTTL型のバイポーラ技
術に従つて構成される。
積算器１３，１６の各々は、プログラマブルな
リードオンリーメモリ（PROM）によつて形成
される。また、遅延エレメント１４は、Ｄ型フリ
ツプフロツプから構成される。
リードオンリーメモリ（PROM）によつて形成
される。また、遅延エレメント１４は、Ｄ型フリ
ツプフロツプから構成される。
フイルタの全エレメントは、単一の集積回路の
一部を形成し得る。この場合積算器１３及び１６
は、紫外線を用いて消去可能であり、その記憶内
容が外部から任意に変更され得るPROM（UV−
PROM）によつて形成することが有利である。
一部を形成し得る。この場合積算器１３及び１６
は、紫外線を用いて消去可能であり、その記憶内
容が外部から任意に変更され得るPROM（UV−
PROM）によつて形成することが有利である。
サンプリング周波数が4286KHzである特定の
具体例において、係数（ｂ／ａ）は値が−0.685
を有し、係数（ｄ／ｃ）は値が−0.8827を有す
る。
具体例において、係数（ｂ／ａ）は値が−0.685
を有し、係数（ｄ／ｃ）は値が−0.8827を有す
る。
計算によると、フイルタの入力１１における信
号ｘが７ビツトの二進信号である場合、加算器１
０の第２の入力１２における信号は、10ビツトで
あるべきで、加算器１０の出力信号Ｕ（ｚ）もま
た、遅延エレメント１４の出力における信号Ｕ
（ｚ）z-1同様、10ビツトである。
号ｘが７ビツトの二進信号である場合、加算器１
０の第２の入力１２における信号は、10ビツトで
あるべきで、加算器１０の出力信号Ｕ（ｚ）もま
た、遅延エレメント１４の出力における信号Ｕ
（ｚ）z-1同様、10ビツトである。
加算器１８の入力１７における信号は９ビツト
であり、一方この加算器１８の出力信号は、フイ
ルタの出力信号Ｓ（ｚ）と同じく８ビツトである。
であり、一方この加算器１８の出力信号は、フイ
ルタの出力信号Ｓ（ｚ）と同じく８ビツトである。
第４図に示されたフイルタは、第３図に即して
説明されたものと同様にして、一定の係数により
積算する積算器、遅延エレメント、加算器及びこ
れに加えて減算器によつて形成される。その構成
はｚ伝達関数式に由来する。
説明されたものと同様にして、一定の係数により
積算する積算器、遅延エレメント、加算器及びこ
れに加えて減算器によつて形成される。その構成
はｚ伝達関数式に由来する。
このフイルタの、信号Ｘ（ｚ）が与えられる入
力３０は、一方では定数ｂで積算する積算器３１
の入力に、他方では定数ａで積算する積算器３２
の入力に接続される。
力３０は、一方では定数ｂで積算する積算器３１
の入力に、他方では定数ａで積算する積算器３２
の入力に接続される。
積算器３１の出力は、演算z-1を提供する遅延
エレメント３５を介して加算器３４の第１の入力
３３に接続される。
エレメント３５を介して加算器３４の第１の入力
３３に接続される。
加算器３４の第２の入力３６は積算器３２によ
つて供給される信号を受信する。加算器３４の出
力は減算器３８の第１の入力３７に接続され、こ
の減算器３８は、その入力３７に与えられた信号
Ａとその第２の入力３９に与えられた信号Ｂとの
間の減算Ａ−Ｂを提供する。減算器３８の出力４
０がフイルタの出力４０を形成し、この出力４０
において信号Ｙ（ｚ）が現出する。
つて供給される信号を受信する。加算器３４の出
力は減算器３８の第１の入力３７に接続され、こ
の減算器３８は、その入力３７に与えられた信号
Ａとその第２の入力３９に与えられた信号Ｂとの
間の減算Ａ−Ｂを提供する。減算器３８の出力４
０がフイルタの出力４０を形成し、この出力４０
において信号Ｙ（ｚ）が現出する。
出力４０は接続４１を介して、一方では係数ｄ
による積算器４２の入力に、他方では係数（ｃ−
１）による別の積算器４３の入力に接続される。
による積算器４２の入力に、他方では係数（ｃ−
１）による別の積算器４３の入力に接続される。
積算器４２の出力は遅延エレメント４６を介し
て加算器４５の第１の入力４４に接続される。
て加算器４５の第１の入力４４に接続される。
加算器４５の第２の入力４７は積算器４３から
の出力信号を受信する。
の出力信号を受信する。
加算器４５の出力は減算器３８の第２の入力３
９に接続される。
９に接続される。
このフイルタの構成によつて式により前記に
規定されたｚ伝達関数が現出し得ることは既に明
らかであろう。
規定されたｚ伝達関数が現出し得ることは既に明
らかであろう。
第４図に示された具体例は、より多数のエレメ
ントを使用し、より長い遅延を惹起するので、ほ
とんどの適用に関し第３図に示された具体例の法
が前者よりも好ましい。
ントを使用し、より長い遅延を惹起するので、ほ
とんどの適用に関し第３図に示された具体例の法
が前者よりも好ましい。
本発明によるフイルタは、SECAMテレビジヨ
ン方式におけるクロミナンス信号のデエンフアシ
ス用としてだけでなく、より一般的には、例えば
デイジタル音響処理チエーンにおけるデイジタル
式低域フイルタの形成用にも使用され得る。
ン方式におけるクロミナンス信号のデエンフアシ
ス用としてだけでなく、より一般的には、例えば
デイジタル音響処理チエーンにおけるデイジタル
式低域フイルタの形成用にも使用され得る。
［発明の効果］
SECAM方法を用いたテレビ受像機のクロミナ
ンス信号をデアセンチユエートするのに用いられ
るデイジタル式低域フイルタであつて、次に示す
式に基づいてｚ−伝達関数Ｔ（ｚ）＝（ａ＋
bz-1）／（ｃ＋dz-1）を表わし、更に、該デイジ
タル式低域フイルタは、エレメントの１つの出力
において次に示す中間関数Ｕ（ｚ）＝Ｘ（ｚ）／
｛１＋（ｄ／ｃ）z-1｝を得ることが可能であるよ
うに構成されたエレメントを備えており、ここで
ａ，ｂ，ｃ及びｄは定数であり、Ｘ（ｚ）はフイ
ルタの入力のおける信号のｚ−変換であり、エレ
メントは第１の加算器及び第２の加算器を備えて
おり、第１の加算器の入力の１つは信号ｘを受信
し、他の１つの入力は−ｄ／ｃで積算する積算器
を介して遅延エレメントから出力信号を受信し、
遅延エレメントの入力は第１の加算器の出力と接
続されており、更に２つの入力を有する第２の加
算器のうちの第１の入力はｂ／ａで積算する積算
器を介して遅延エレメントの出力に接続されてお
り、第２の入力は第１の加算器の出力に接続され
ているので、高周波数の信号を実時間動作させる
ことができ、その結果、信号処理と信号伝送を同
時に行うことができる。
ンス信号をデアセンチユエートするのに用いられ
るデイジタル式低域フイルタであつて、次に示す
式に基づいてｚ−伝達関数Ｔ（ｚ）＝（ａ＋
bz-1）／（ｃ＋dz-1）を表わし、更に、該デイジ
タル式低域フイルタは、エレメントの１つの出力
において次に示す中間関数Ｕ（ｚ）＝Ｘ（ｚ）／
｛１＋（ｄ／ｃ）z-1｝を得ることが可能であるよ
うに構成されたエレメントを備えており、ここで
ａ，ｂ，ｃ及びｄは定数であり、Ｘ（ｚ）はフイ
ルタの入力のおける信号のｚ−変換であり、エレ
メントは第１の加算器及び第２の加算器を備えて
おり、第１の加算器の入力の１つは信号ｘを受信
し、他の１つの入力は−ｄ／ｃで積算する積算器
を介して遅延エレメントから出力信号を受信し、
遅延エレメントの入力は第１の加算器の出力と接
続されており、更に２つの入力を有する第２の加
算器のうちの第１の入力はｂ／ａで積算する積算
器を介して遅延エレメントの出力に接続されてお
り、第２の入力は第１の加算器の出力に接続され
ているので、高周波数の信号を実時間動作させる
ことができ、その結果、信号処理と信号伝送を同
時に行うことができる。
また、SECAM方法を用いたテレビ受像機のク
ロミナンス信号をデアセンチユエートするのに用
いられるデイジタル式低域フイルタであつて、次
に示す式に基づいてｚ−伝達関数を表し Ｔ（ｚ）＝ａ＋bz-1／ｃ＋dz-1 ここでａ，ｂ，ｃ及びｄは定数であり、更に、
デイジタル式低域フイルタは、減算器を備えてお
り、減算器の第１及び第２入力が個々の加算器の
出力に接続されており、減算器の出力がフイルタ
の出力を構成し、フイルタは、更に、積算フアク
タｂを有する積算器を備えており、積算器の出力
が遅延エレメントを介して第１の加算器の１つの
入力に接続されており、フイルタは、更に、積算
フアクタａを有する積算器を備えており、積算器
の出力が第１の加算器の第２の入力に接続されて
おり、フイルタの入力信号Ｘ（ｚ）がこれらの積
算器の入力に供給されており、フイルタは、更
に、積算フアクタｄ、積算フアクタｃ−１をそれ
ぞれ有する２つの積算器を備えており、２つの積
算器の入力が減算器の出力に接続されており、積
算フアクタｄを有する積算器の出力が更に別の遅
延エレメントを介して第２の加算器の１つの入力
に接続されており、積算フアクタｃ−１を有する
積算器の出力が第２の加算器の第２の入力に接続
されているので、高周波数の信号を実時間動作さ
せることができ、その結果、信号処理と信号伝送
を同時に行うことができる。
ロミナンス信号をデアセンチユエートするのに用
いられるデイジタル式低域フイルタであつて、次
に示す式に基づいてｚ−伝達関数を表し Ｔ（ｚ）＝ａ＋bz-1／ｃ＋dz-1 ここでａ，ｂ，ｃ及びｄは定数であり、更に、
デイジタル式低域フイルタは、減算器を備えてお
り、減算器の第１及び第２入力が個々の加算器の
出力に接続されており、減算器の出力がフイルタ
の出力を構成し、フイルタは、更に、積算フアク
タｂを有する積算器を備えており、積算器の出力
が遅延エレメントを介して第１の加算器の１つの
入力に接続されており、フイルタは、更に、積算
フアクタａを有する積算器を備えており、積算器
の出力が第１の加算器の第２の入力に接続されて
おり、フイルタの入力信号Ｘ（ｚ）がこれらの積
算器の入力に供給されており、フイルタは、更
に、積算フアクタｄ、積算フアクタｃ−１をそれ
ぞれ有する２つの積算器を備えており、２つの積
算器の入力が減算器の出力に接続されており、積
算フアクタｄを有する積算器の出力が更に別の遅
延エレメントを介して第２の加算器の１つの入力
に接続されており、積算フアクタｃ−１を有する
積算器の出力が第２の加算器の第２の入力に接続
されているので、高周波数の信号を実時間動作さ
せることができ、その結果、信号処理と信号伝送
を同時に行うことができる。
第１図は公知のフイルタ回路図、第２図は第１
図のフイルタの減衰の、脈動ωの関数としての変
化を表わすグラフ、第３図は本発明のデイジタル
式低域フイルタにおける一実施例の構成を示すブ
ロツク図、第４図は本発明のデイジタル式低域フ
イルタにおける他の一実施例の構成を示すブロツ
ク図である。 １，２…入力端子、１′，２′…出力端子、３，
４…抵抗、５…コンデンサ、１０，１８，３４，
４５…加算器、１１，１２，１５，１７，１９，
２２，３０，３３，３６，３７，３９，４４，４
７…入力、１３，１６，３１，３２，４２，４３
…積算器、１４，３５，４６…遅延エレメント、
２０，４０…出力、２１…レジスタ、３８…減算
器、４１…接続。
図のフイルタの減衰の、脈動ωの関数としての変
化を表わすグラフ、第３図は本発明のデイジタル
式低域フイルタにおける一実施例の構成を示すブ
ロツク図、第４図は本発明のデイジタル式低域フ
イルタにおける他の一実施例の構成を示すブロツ
ク図である。 １，２…入力端子、１′，２′…出力端子、３，
４…抵抗、５…コンデンサ、１０，１８，３４，
４５…加算器、１１，１２，１５，１７，１９，
２２，３０，３３，３６，３７，３９，４４，４
７…入力、１３，１６，３１，３２，４２，４３
…積算器、１４，３５，４６…遅延エレメント、
２０，４０…出力、２１…レジスタ、３８…減算
器、４１…接続。
Claims (1)
- 【特許請求の範囲】 １ SECAM方法を用いたテレビ受像機のクロミ
ナンス信号をデアセンチユエートするのに用いら
れるデイジタル式低域フイルタであつて、次に示
す式に基づいてｚ−伝達関数Ｔ（ｚ）＝（ａ＋
bz-1）／（ｃ＋dz-1）を表わし、更に、該デイジ
タル式低域フイルタは、エレメントの１つの出力
において次に示す中間関数Ｕ（ｚ）＝Ｘ（ｚ）／
｛１＋（ｄ／ｃ）z-1｝を得ることが可能であるよ
うに構成されたエレメントを備えており、ここで
ａ，ｂ，ｃ及びｄは定数であり、Ｘ（ｚ）は該フ
イルタの入力のおける信号のｚ−変換であり、該
エレメントは第１の加算器及び第２の加算器を備
えており、該第１の加算器の入力の１つは信号ｘ
を受信し、他の１つの入力は−ｄ／ｃで積算する
積算器を介して遅延エレメントから出力信号を受
信し、該遅延エレメントの入力は該第１の加算器
の出力と接続されており、更に２つの入力を有す
る第２の加算器のうちの第１の入力はｂ／ａで積
算する積算器を介して該遅延エレメントの出力に
接続されており、第２の入力は該第１の加算器の
出力に接続されていることを特徴とするデイジタ
ル式低域フイルタ。 ２ 前記各積算器が、紫外線により消去可能なプ
ログラマブルなリードオンリーメモリである
PROM又はUV−PROMにより構成されている
特許請求の範囲第１項に記載のフイルタ。 ３ 前記遅延エレメントが、Ｄ型フリツプフロツ
プを備えている特許請求の範囲第１項または第２
項に記載のフイルタ。 ４ サンプリング周波数が4236KHzであり、係
数ｂ／ａが−0.685に選択され、係数ｄ／ｃが−
0.8827に選択された特許請求の範囲第１項から第
３項のいずれか一項に記載のフイルタ。 ５ SECAM方法を用いたテレビ受像機のクロミ
ナンス信号をデアセンチユエートするのに用いら
れるデイジタル式低域フイルタであつて、次に示
す式に基づいてｚ−伝達関数を表し、 Ｔ（ｚ）＝ａ＋bz-1／ｃ＋dz-1 ここでａ，ｂ，ｃ及びｄは定数であり、更に、
該デイジタル式低域フイルタは、減算器を備えて
おり、当該減算器の第１及び第２入力が個々の加
算器の出力に接続されており、該減算器の出力が
該フイルタの出力を構成し、該フイルタは、更
に、積算フアクタｂを有する積算器を備えてお
り、当該積算器の出力が遅延エレメントを介して
第１の加算器の１つの入力に接続されていおり、
該フイルタは、更に、積算フアクタａを有する積
算器を備えており、当該積算器の出力が該第１の
加算器の第２の入力に接続されており、該フイル
タの入力信号Ｘ（ｚ）が該これらの積算器の入力
に供給されており、該フイルタは、更に、積算フ
アクタｄ、積算フアクタｃ−１をそれぞれ有する
２つの積算器を備えており、当該２つの積算器の
入力が前記減算器の出力に接続されており、該積
算フアクタｄを有する積算器の出力が更に別の遅
延エレメントを介して該第２の加算器の１つの入
力に接続されており、該積算フアクタｃ−１を有
する積算器の出力が該第２の加算器の第２の入力
に接続されていることを特徴とするデイジタル式
低域フイルタ。 ６ サンプリング周波数が4236KHzであり係数
ｂ／ａが−0.685に選択され、係数ｄ／ｃが−
0.8827に選択された特許請求の範囲第５項に記載
のフイルタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8103624A FR2500702A1 (fr) | 1981-02-24 | 1981-02-24 | Filtre de desaccentuation du signal de chrominance et recepteur de television comportant un tel filtre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57155891A JPS57155891A (en) | 1982-09-27 |
| JPH0348716B2 true JPH0348716B2 (ja) | 1991-07-25 |
Family
ID=9255563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2802982A Granted JPS57155891A (en) | 1981-02-24 | 1982-02-23 | Deemphasis filter for chrominance signal and television receiver including same filter |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0059133B1 (ja) |
| JP (1) | JPS57155891A (ja) |
| DE (1) | DE3264810D1 (ja) |
| FR (1) | FR2500702A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0192788B1 (de) * | 1985-02-23 | 1988-07-27 | Deutsche ITT Industries GmbH | Integrierte digitale Frequenzdemodulationsteilschaltung |
| KR100304697B1 (ko) | 1998-11-19 | 2001-09-24 | 윤종용 | 주파수 복조 장치 및 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567346B2 (ja) * | 1972-10-11 | 1981-02-17 | ||
| FR2412216A1 (fr) * | 1977-12-16 | 1979-07-13 | Thomson Csf | Circuit de traitement des signaux de chrominance dans le systeme secam |
-
1981
- 1981-02-24 FR FR8103624A patent/FR2500702A1/fr active Granted
-
1982
- 1982-02-05 DE DE8282400207T patent/DE3264810D1/de not_active Expired
- 1982-02-05 EP EP82400207A patent/EP0059133B1/fr not_active Expired
- 1982-02-23 JP JP2802982A patent/JPS57155891A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2500702A1 (fr) | 1982-08-27 |
| JPS57155891A (en) | 1982-09-27 |
| EP0059133A1 (fr) | 1982-09-01 |
| FR2500702B1 (ja) | 1983-06-10 |
| DE3264810D1 (en) | 1985-08-29 |
| EP0059133B1 (fr) | 1985-07-24 |
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