JPH0348889A - 表示パネル装置用走査回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶等を用いる表示パネル装置用の走査回路、
すなわち表示パネル面内の所定方向に並ぶ画素に一斉表
示をさせるための走査線を駆動するための回路に関する
。

〔従来の技術〕

テレビ用等の可変画像を表示する大形の液晶表示パネル
等では、周知のとおりパネル面内に多数個の画素がマト
リックス状に配置され、各画素を交点で特定できるよう
に互いに直交する走査線とデータ線が設けられるが、１
フレ一ム分の画像の表示内容を定期的に更新するに当た
っては、走査線を順次に駆動しながらそれに沿って並ぶ
各画素にそれに対応するデータ線上の表示データに応じ
た表示を一斉に行なわせる０本発明はこれらの内の走査
線を駆動する走査回路に関する。

この走査回路には駆動すべき走査線を順次に指定するた
めにシフトレジスタが組み込まれ、このシフトレジスタ
をクロックパルスで駆動しながらその各段出力を順次に
選択論理状態１例えば輻の状態に置き、これにより指定
された走査線に対する駆動出力電圧を表示パネルの駆動
用の１対の電源電位のいずれかに、ないしはその付近に
置くことにより走査線を駆動する。この要領を第４図お
よび第５図を参照して説明する。

第４図に一部が示された表示バネルエの面内には多数の
画素２がマトリックス配！されており、横方向に並ぶ画
素に対しては例えば４００本の走査線３が、縦方向に並
ぶ画素に対しては例えば６４０本のデータ線４がそれぞ
れ設けられる。走査線３に対してその数十本を駆動する
走査回路１００が数個ないし十数個設りられ、データｔ
Ｉｓ４に対しては同様に数十本を駆動するデータ回路２
００が士数個程度設けられる。

各走査回路１００内に組み込まれたシフトレジスタ１０
は図のように互いに直列接続され、クロックパルスＣＰ
によってこれら複数個のシフトレジスタ１０の中でデー
タＤが１段ずつ送られる。このデータＤは第５図（ａｌ
に示すフレーム信号ＦＳがｎまたはしの状態にある１フ
レ一ム期間の当初に１回だけ例えば１（、である選択論
理状態を取るようになっているので、複数個のシフトレ
ジスタ１０内をこの単一の選択論理状態のデータがシフ
トパルスＣＰにより１段ずつ送られるつど、それによっ
て走査線３が１本ずつ指定される。

各走査回路１００には表示パネルを駆動するための１対
の電ａ電位Ｖｄ、　Ｖｅと両者の中間電位Ｖ１．　Ｖ２
が与えられており、シフトレジスタ１００段出力とフレ
ーム信号ＦＳの論理状態に応じて第５図ｃｂ＞に例示す
る波形の走査信号ＳＶを走査線３に出力する。

この例での走査信号Ｓｖは表示パネル１を交流駆動する
ため、図のようにｍｓ電位νｄとＶｅの間の中心電位Ｖ
−に対してフレーム信号ＦＳの％、’Ｌに応じて正負に
切り換わる波形をもつ、第５図Φ）は３番目の走査線３
への走査信号ＳＶ３の波形を示し、ノットレジスタ１０
０３段目の段出力が例えば１ちの選択論理状態にあると
きにのみ電１ｆｆｉ電位ＶｅまたはＶｄをとり、段出力
がＬの非選択論理状態にある残余の期間には電位ν１ま
たはｖ２をとる。

一方、データ回路２００から任意のデータ線４に出力さ
れるデータ信号Ｄｖは例えば第５図（Ｃ１に示す波形を
もっており、フレーム信号）Ｉｓの状態に応しご中心電
位Ｖｓから正負に切り換わるのは同じであるが、順次に
表示データに応じて中間電位ν３．ｖ４または電ａｔ位
ｖｄ＋　Ｖｓをとる波形をもつ。

なお、上述の電位間にはＶｄ＞Ｖｌ＞Ｖｍ＞Ｖ２＞Ｖｅ
およびＶｄ＞Ｖ３＞ν―＞Ｖ４＞Ｖｅの間係があるもの
とし、かつふつうはＶｌ＞Ｖ３．ν２くｖ４とされる。

データ信号ＯＶはもちろん走査信号ＳＶと同期して切り
換えられ、例えば第５図の矢印へで示すように同図Φ）
の３番目の走査信号ＳＶ３がシフトレジスタの選択論理
状態に応し、て電位Ｖ＠になった時、これに対応して３
回目に切り換わったあるデータ信号ＯＶが図示のように
電源電位νｄにある場合には対応画素に表示がなされ、
中間電位ｖ３にある場合には対応画素に表示はなされな
い。

つまり、第５図（ａｌのフレーム信号ＰＳがへまたはｔ
に切り換わってから同図（ト））の３番目の走査信号Ｓ
Ｖ３の電位がＷｅまたはＶｄになった時、これに対応し
て３回目に切り換わった同図ＣＣ）に示すような多数個
のデータ信号Ｄｖがそれぞれ表示データに応して１ｆ源
電位ＶｄまたはｖＯにあるか、中間電位ｖ３またはｖ４
にあるかによって決定される表示が３番目の走査線３に
沿って並ぶ多数個の画素に一斉になされることになる。

〔発明が解決しようとする課題］ 上述の走査回路は前述のように１個で数十本の走査線を
駆動できるよう例えばＣＭＯＳ集積回路にまとめられる
が、ｉｔ電源入時にいわゆるラッチアップによって動作
しな（なってしまう問題が発生することがある。調査の
結果、この原因はｉｎ投入時に走査回路内のシフトレジ
スタの段出力が不定になりやすい点にあることが判明し
た。

すなわち、シフトレジスタの正常な動作中は、前述のよ
うにその１個の段出力のみが選択論理状態をとり、これ
に対応して走査回路からの走査信号は第５図（ロ）のよ
うにごく短時間だけ電源電位νｄないしＶｅをとり、残
りの大部分の時間内は中間電位ｖ１ないしｖ２をとるが
、ｔａ投人時にシフトレジスタの動作が不定になると複
数個の段出力が同時に選択論理状態をとる異常状態が発
生することになり、最悪の場合にはその全部の段出力が
同時に選択論理状態になって、第５図（ロ）のように走
査信号Ｓｖが常に電源電位νｄないしＶｅをとる場合も
あり得ることになる。

一方、データ回路側では第５図Φ）のようなデータ信号
Ｄｖを発生してデータ線４に乗せており、その電位が表
示データに応してｔ源電位ＶｄまたはＶｅと中間電位ｖ
３またはν４との間で切り換わると、画素２がもつキャ
パシタンスを介して走査信号が乗せられている走査線３
にパルスを誘導する。走査信号が第５図（ｂ）のように
正常で大部分の時間内に中間電位Ｖｌないしｖ２にある
場合にはこのパルスが電源電位ＶｄないしＶｅを越える
ことはまずないが、同図（ｄ）のように走査信号が異常
な場合にはパルスの極性が不利なとき電源電位Ｖｄない
しｖｅを確実に越えてしまうことになる。

この走査信号ＳＶを発生する走査回路の出力回路部は例
えばＣＭＯＳ構成であって、よく知られているようにそ
のｐチャネルおよびｎチャネル電界効果トランジスタ対
には４層のサイリスタ構造と同様な４層の半導体層が含
まれており、上述のパルスによって流れる電流がこのサ
イリスタ構造のゲートに対する順方向電流となって、そ
れを導通させてラッチアップを発生させる。

なお、１本の走査線に対して前述のように多数本のデー
タ線が対応するので、表示データの切り換わりのつどに
上述のパルスがほぼ確実に走査線に誘導される。この際
、複数個のパルスが正負で打ち消し合う場合もあるが、
多くの場合それらの合成パルスが残り、かつその極性が
異常状態にある走査信号にとって不利な場合にラッチア
ップを起こす原因となる。容易にわかるようにこのラッ
チアップの危険は、最近のように表示パネルが大形化し
て画素数が多くなればなる程、また画像の鮮明化のため
画素の電極間ギャップが縮小されて各画素のキャパシタ
ンスが大きくなればなる程、ますます深刻になって来る
。

このラッチアップの危険を少なくするため、走査回路の
出力回路部のトランジスタのサイズを大きくとってラッ
チアップ耐量を増加させることは可能であるが、必ずし
も問題を根本的に解決することにならず、かつ走査線ご
とにトランジスタ対のサイズが大きくなるので、集積回
路全体のチップサイズが増加する不利を免れない。

また、シフトレジスタの段出力の選択論理状態に対応す
る走査信号に前述の電源電位のかわりに中間電位をとら
せるようにすることも不可能ではないが、これでは画素
の駆動に電源電圧を有効に利用できなくなり、かつ集積
回路の構成を無用に複雑化させてしまうことになる。

本発明はかかる問題を解決して、電源投入時にランチア
ップが発生する危険のない表示パネル装置用走査回路を
得ることを目的とする。

（課題を解決するための手段］ 本発明では、前述のように走査線を各段出力により指定
するためのシフトレジスタを備え、このシフトレジスタ
の段出力の例えばｈの選択論理状態により指定された走
査線に対する駆動出力電圧を１対の駆動用電源電位のい
ずれかの付近に置くことにより走査線を駆動するように
した走査回路において、シフトレジスタの各段を電源投
入時にその段出力が例えば−の非選択論理状態に自動設
定されるように構成することにより上述の目的を達成す
る。

上記構成にいう電源投入時のシフトレジスタの各段出力
の非選択論理状態への自動設定は、例えばその各段を構
成するインバータ用電界効果トランジスタ対のソース・
ドレイン間抵抗を互いに異ならせることにより行なうこ
とができる。

なお、上のようにシフトレジスタの各段を電源投入の当
初に非選択論理状態に自動設定しても、その後に不定な
データがシフトレジスタに与えられたり、走査回路内の
シフトレジスタ以外の部分が誤動作をしたり外部からの
不定な信号により非正常な動作状態に入るおそれもなく
はないので、上記構成に加えて電源投入後のデータやク
ロックパルス等の信号が確立するまでの短時間内に限り
シフトレジスタへのデータ入力を禁止し、あるいは走査
回路内でその代わりに単一の段のみを選択論理状態にす
る仮のデータを作って、クロックパルスに代わる周期的
なパルスによりシフトレジスタ内でこの仮のデータを順
次進めることにより、電源投入後の所定短時間内にラッ
チアップが発生する危険をもなくすことができる。

〔作用〕

上記構成かられかるように、本発明は電源投入直後のシ
フトレジスタの各段をその段出力が非選択論理状態にな
るよう自動設定することにより、走査回路から出力され
るすべての走査信号の走査線駆動電圧を非選択状態に対
応する前述の中間電位に置き、データ線側からの誘導に
よって走査線にパルスが発生しても電源電位を越えるこ
とがないようにし、従って走査回路内にラッチアップが
発生する危険をなくすものである。

〔実施例〕

図を参照しながら本発明の詳細な説明する。

第１図は本発明による走査回路の実施例回路で、第４図
と同部分には同符号が付されている。

第１図（ａ）は表示パネル１と走査回路１００の内部構
成を第４図と異なる向きで示す１表示パネルｌの縦方向
に並ぶ画素２に共通に設けられた各走査線３に走査信号
ＳＶを乗せる走査回路１００内には、ｎ段のシフトレジ
スタ１０とｎ個の論理回路２０とｎ個の出力回路３０が
設けられる。

シフトレジスタ１０はその入力ＤＩにデータＤを受け、
通例のようにクロックパルスＣＰにより１段ずつこのデ
ータを進めながら、出力Ｄｏから次の走査回路のシフト
レジスタに送るもので、データＤの内容によって前述の
ように常にその１個の段出力のみが選択論理状態に置か
れる。以下、この実施例では選択論理状態は通常のよう
にｈの論理状態で指定されるものとする。

各論理回路２０はこのシフトレジスタｌＯからの対応す
る段出力と第５図（ａ）の波形のフレーム信号ＦＳとを
受けて、段出力の１％、’Ｌ＋およびフレーム信号ＦＳ
の％、　’Ｌｌの４個の組み合わせに対応する４個の信
号を対応する出力回路３０に与えるものである。

出力回路３０はふつう高電圧回路であって、前述の電源
電位ＶｄおよびＶｅと中間電位ｖ１およびｖ２とをそれ
ぞれ受ける例えば４個の高電圧用のトランジスタスイッ
チからなり、論理回路２０からの４個の信号に応じてこ
れら４個の電位中の１個を選んで出力することにより、
前の第５図（′ｂ）のような波形の走査信号ＳＶを発す
るものである。

第１図ら）にシフトレジスタ１０の各段の構成例を示す
、この例での段回路１１はいわゆるマスタースレーブ方
式のもので、図の左半分のマスター回路部および右半分
のスレーブ回路部は、いずれも図のように接続されたイ
ンバータ１１ａ、１１ｂとトランスミツシランゲートｌ
ｌｃ、ｌｌｄからなり、よく知られているようにクロッ
クパルスＣＰによってトランスミフシ５ンゲートｌｌｃ
とｌｉｄとを交互に開閉しながら、例えばクロックパル
スＣＰの立ち下がりで図の左方の前段からの入力データ
旧をマスター回路部に読み込み、クロックパルスＣＰの
立ち上がりでこれをスレーブ回路部に移して、図の右方
の次段に出力データＤｏとして与えると同時にその段出
力として図の上方の対応する論理回路２０に向けて出力
するものである。

本発明では前述のようにこの各段回路１１を電源投入時
にその段出力がこの実施例ではｔである非選択論理状態
に自動設定されるようにするため、例えばそのインバー
タｌｌａを第１図（Ｃ）あるいは第１図（ｄ）に示すよ
うに構成する。

第１図（Ｃ１のインバータｌｌａの構成例では、１対の
ｔｉｌｌＩ電位点ｖｄおよびｖｅ間に直列接続され、入
力信号ｓｉを受けるよう共通ゲート接続されたｐチャネ
ルおよびｎチャネル電界効果トランジスタ１２Ｐおよび
１２ｎのソース・ドレイン間抵抗を互いに異ならせる。

この例ではｐチャネル電界効果トランジスタ１２ｐより
もｎチャネル電界効果トランジスタ１２ｎのソース・ド
レイン間抵抗が充分低く例えば１／３に設定されており
、電源投入直後の電源電位ｖｄの立ち上がりに際して両
電界効果トランジスタの相互接続点から導出される出力
信号Ｓｏが抵抗の低いｎチャネル電界効果トランジスタ
１２ｎ側の電源電位ｖｅつまりｔ側に強制される。

かかるインバータｌｌａが組み込まれた第１図〜）の段
回路１１では、電源投入後の電源電位Ｖ６の立ち上がり
に際してそのスレーブ回路部でこのｔを出力するインバ
ータｌｌａとインバータｌｌｂとで−の記憶状態が確立
され、同様にそのマスター回路部で知の記憶状態が確立
され、従うてその段出力が−の論理状態に自動設定され
る。

第１図（→のインバータｌｌａの構成例では、両電界効
果トランジスタ１２ｐおよび１２ｎは均等なソース・ド
レイン間抵抗に構成されるが、電源電位ｖｅ側のｎチャ
ネル電界効果トランジスタ１２ｎに並列に小容量のキャ
パシタ１３が接続される。電源投入前にこのキャパシタ
１３はもちろん放電されているので、電源電位ｖｄの立
ち上がりに際して出力信号ＳＯは電源電位Ｖｅ側つまり
ｔ側に強制され、上と同様にこのインバータｌｌａを組
み込んだ段回路１１は電源投入時に−の段出力に自動設
定される。かかるキャパシタ１３の接続により段回路１
１の動作速度は多少とも遅くなるが、幸い走査回路用の
シフトレジスタ１０はあまり高速動作を要しない。

以上から容易にわかるように、電源投入時の段回路１１
の−への自動設定には、インバータｌｌｂのＰチャネル
電界効果トランジスタ１２ｐのソース・ドレイン間抵抗
をｎチャネル電界効果トランジスタ１２ｎより高く設定
し、あるいはｐチャネル電界効果トランジスタ１２ｐ側
にキャパシタ１３を並列接続することでもよい。

以上のように構成された第１図の実施例では、電源投入
時に走査回路１００内のシフトレジスタｌＯの全部の段
出力が非選択状態であるｔ」の状態に自動設定され、走
査回路１００から表示パネルｌの走査線３に出力される
走査信号ＳＶがすべて中間電位Ｖｌないしｖ２に置かれ
るので、データ線４から画素２のキャパシタンスを介し
て走査線３にパルスが誘導されてもそれが電源電位Ｖｄ
ないしＶｅを越えることがなく、走査回路１００をラッ
チアップの危険から有効に保護することができる。

第２図は電源投入直後に限らず走査回路が受けるデータ
、クロックパルス、フレーム信号等が確立されるまでの
短時間内、走査回路をラッチアップの危険から保護する
実施例を示し、第３図に関連する信号類の波形が示され
ている。ただし、第２図には走査回路１００内のシフト
レジスタ１０に関連する部分のみが抽出して示されてお
り、その各段回路１１は第１図Ｑ））〜■のように構成
されて、電源投入直後にその段出力が−の非選択状態に
自動設定されるものとする。

この実施例では、シフトレジスタ１０の入力Ｏ１側には
、電源投入後まだ確立されていないデータＤを短時間内
禁止するため、アンドゲート１４ａおよび１４ｂとオア
ゲート１４Ｃが接続されており、同様にクロックパルス
ＣＰに対してもその短時間内の禁止のためアンドゲート
１５ａおよび１５ｂとオアゲート１５Ｃが設けられる。

さらに、この例では走査回路が受ける信号が確立される
のを値がめるため、その代表としてフレーム信号ＦＳを
利用してこれをクロックパルスＣＰのかわりに短時間内
用いるようになっており、このためクロックパルスＣＰ
がアンドゲート１５ａの、フレーム信号ＦＳがアンドゲ
ートＬ５ｂのそれぞれの一方の入力に与えられる。デー
タＤのかわりにはフリップフロシブ１６の補のＱ出力か
ら取られた始動データＤｓを短時間内用いるようになっ
ており、このためデータＤはアンドゲート１４ａの、始
動データＤ３はアントゲ−）１４ｂのそれぞれの一方の
入力に与えられる。これらのアンドゲートの制御のため
別のフリップフロップ１７のＱ出力である制御信号Ｓｅ
が用いられる。

両フリンブフロップ１６および１７は、いずれもそのＤ
入力に与えられている電源電位ｖｄによりその立ち上が
り後にイネーブル状態に置かれ、それらのトリガ入力Ｔ
には図示のようにシフトレジスタ１０の初段の段出力お
よびこの例では終段の段出力がそれぞれ与えられる。

電源投入直後、シフトレジスタ１０の段出力は上述のよ
うにすべてｂなのでフリップフロップ１７はリセット状
態で、従って制御信号Ｓｅは第３図（ｂ）に示すように
この時刻ｔｓにｔの状態にあり、これによってアンドゲ
ート１４ａおよび１５ａはディセーブル状態にあって、
データＤとクロックパルスＣＰの入力を禁止しており、
逆にアンドゲート１４ｂおよび１５ｂはインバータ１７
ａを介する制御信号Ｓｅの補信号の知によりイネーブル
されている。この時、フリシブフロップ１６ももちろん
リセット状態にあり、従って始動データ０３は第３図（
Ｃ）に示すようにこの時刻ｔｓにはｂの状態にあうで、
アンドゲート１４ｂおよびオアゲー）　１４　ｃを介し
てシフトレジスタ１０の入力旧に与えられている。

この状態で第３図（ａ）のようにフレーム信号ＦＳが与
えられると、アンドゲート１５ｂおよびオアゲート１５
Ｃを介してクロックパルスＣＰＩとしてシフトレジスタ
１０に与えられ、その入力口１に与えられている始動デ
ータＤ３の−がフレーム信号ＦＳの立ち上がり時に初段
に読み込まれ、その段出力がｂになるのでこれをトリガ
入力Ｔに受けているフリップフロップ１６がセットされ
て、始動データＤｓは第３図（Ｃ）のようにｂの状態に
なる。

以後はフレーム信号ＦＳが刊になるつどに初段の１の選
択論理状態が次段以降に順次送られる。フレーム信号Ｐ
Ｓがｎ［１Ｊ１Ｎ（、になって、第３図の時刻ｔ。

にこの選択論理状態がシフトレジスタ１０の終段に到達
すると、その段出力のへによってフリップフロップ１７
がトリガされてセットされ、制御信号Ｓθがｔになって
アンドゲート１４ｂおよび１５ｂをディセーブルすると
同時に、アンドゲート１４ａおよび１５ａをそのかわり
にイネーブルしてデータＤおよびクロックパルスＣＰを
シフトレジスタ１０に受は入れる正規の状態に移る。

これかられかるように、この実施例では第３図の時刻ｔ
３からｔｅまでの時間Ｔの間にシフトレジスタ１０の各
段出力が１個ずつ順次に選択論理状態に１かれ、これに
よって走査回路１内のシフトレジスタ１０のほか論理回
路２０や出力回路３０が例え外部からの乱れた入力等に
より非正常な状態にあっても正常な状態に逐次是正され
、フレーム信号ＦＳが所定回数到来したことにより入力
信号が確立したことを確かめた上で走査回路がそれを受
は入れる正規の動作状態に移行される。

従って、この実施例では電源投入直後から入力信号の確
立が確認されるまでの時間Ｔを通じて、走査回路を正常
な動作状態にほぼ確実に置くことによりそのラッチアッ
プの危険を防止することができる。なお、フレーム信号
ＰＳの周波数が通例のように６０七でシフトレジスタ１
０が数十段の場合、上述の時間Ｔは１秒前後になる。こ
の時間Ｔ内にシフトレジスタ１０に与えるクロックパル
スＣＰＩには、フレーム信号ＦＳに限らずもちろん他の
信号を適宜利用することができる。

以上説明した実施例に限らず、本発明は種々の態様で実
施をすることができる。実施例では電源投入時にシフト
レジスタの各段出力を非選択論理状態に自動設定する手
段として、その段回路がマスタースレーブ方式のＣＭＯ
３回路の場合につきインバータ用の相補トランジスタ対
のソース・ドレイン間抵抗を異ならせ、あるいは一方の
トランジスタにキャパシタを並列接続したが、このほか
回路方式や回路要素の種類等に応じて適宜の手段を取る
ことができる。

〔発明の効果〕

以上のとおり本発明では、シフトレジスタの段出力の選
択論理状態により順次指定される走査信号の電圧を１対
の電源電位のいずれかに置いて走査線を駆動する走査回
路に対し、シフトレジスタの各段を電源投入時にその段
出力が非選択論理状態に自動設定されるように構成する
ことにより、電源投入直後の走査信号電圧をすべて中間
電位に置いて、データ線からの誘導パルスによる走査回
路のラッチアップを有効に防止できる。

さらには、電源投入直後から走査回路への入力信号が確
立されるまでの時間内、シフトレジスタへの信号の入力
を禁止し、あるいは走査回路内でシフトレジスタの単一
の段のみを選択論理状態に置く仮のデータを作って周期
的パルスによりこれを順次進めることにより、走査回路
内の不測の原因による非正常な動作状態を是正し、この
時間内の走査回路のラッチアップをも防止して、それに
よる不動作や誤動作ないしは破損のおそれを完全になく
すことができる。

このように本発明によれば、走査回路の出力回路部のラ
ッチアップ耐量を上げるためにそれ用の集積回路袋！の
チップサイズを増すことなく、従来の問題点を根本的に
解決することができ、今後表示パネルがますます大形化
され、ないしはその画素の電極間ギャップが縮小されて
走査線にパルスが誘導されやすくなっても、小チツプサ
イズでかつ高集積化された走査回路を安価に提供して、
表示パネル装置の一層の発展と普及に貢献することがで
きる。

【図面の簡単な説明】

第１図から第５図（Ｃ）までが本発明に関し、第１図は
本発明による表示パネル装置用走査回路の実施例回路図
、第２図は本発明の異なる実施例の要部の回路図、第３
図はそれに関連する主な信号の波形図、第４図は表示パ
ネル装置の全体回路図、第５図（ａ）〜（Ｃ）はそれに
関連する土な信号の波形図である。第５図（ｄ）は従来
回路においてシフトレジスタの段出力がすべて選択論理
状態になった場合の走査信号の波形図である０図におい
て、１１表示パネル、２；画素、３：走査線、４：デー
タ線、１０＋シフトレジスタ、０＋シフトレジスタの段
回路、ｌｌａ、ｌｌｂ　；インバータ、ｌｌｃ、ｌｉｄ
：トランスミンシシンゲート、１２Ｐ　＋　Ｐチャネル
電界効果トランジスタ、１２ｎ　＋　ｎチャネル電界効
果トランジスタ、１３＋キヤパシタ、１４ａ、１４ｂ　
：アンドゲート、１４ｃ＋オアゲート、１５ａ、　１５
ｂ　：アンドゲート、１５ｃ；オアゲート、１６．１７
　ｉフリップフロップ、１７ａ；インバータ、２０：走
査回路内の論理回路、３０；走査回路内の出力回路、１
００：走査回路、２００：データ回路、ＣＰ、ＣＰＩ　
＋クロックパルス、Ｄ；データ、旧：データ入力端子、
ＤＯ；データ出力端子、Ｄｓ；始動データ、Ｄｖ；デー
タ信号、Ｓｅ二制御信号、Ｓｌ：インバータの入力信号
、ＳＯ：インバータの出力信号、ＳＶ、ＳＶ３　ｊ走査
信号、Ｔ：時間、ｔｓ、ｔｅ：時刻、Ｖｄ、シｅ：表示
用高電圧電源電位、ｖｓＸ中心電位、Ｖｌ〜シ４二中関
電位、ｖｄ、シｅ：第３図 第１図

Claims (1)

【特許請求の範囲】
1. 表示パネル面内の所定方向に並ぶ画素に一斉表示をさせ
   るための走査線を順次に駆動するための走査回路であっ
   て、走査線を各段出力により指定するためのシフトレジ
   スタを備え、このシフトレジスタの段出力の選択論理状
   態により指定された走査線に対する駆動出力電圧を１対
   の駆動用電源電位のいずれかの付近に置くことにより走
   査線を駆動するようにしたものにおいて、シフトレジス
   タの各段を電源投入時にその段出力が非選択論理状態に
   自動設定されるように構成したことを特徴とする表示パ
   ネル装置用走査回路。