JPH0349417A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0349417A JPH0349417A JP1186714A JP18671489A JPH0349417A JP H0349417 A JPH0349417 A JP H0349417A JP 1186714 A JP1186714 A JP 1186714A JP 18671489 A JP18671489 A JP 18671489A JP H0349417 A JPH0349417 A JP H0349417A
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- JP
- Japan
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- delay time
- circuit
- output
- semiconductor integrated
- signal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000007613 environmental effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に出力信号の遅延時
間かつ一定になるように設計される半導体集積回路に関
する。
間かつ一定になるように設計される半導体集積回路に関
する。
従来、この種の半導体集積回路は、第３図に示すように
、インバータＩ３１．Ｉ３２を備えた出力バッファ回路
３Ａを有し、入力信号ＩＮは、インバータＩ３１．Ｉ３
２によって所定の遅延時間を与えられて半導体集積回路
の外部へ出力信号ＯＵＴとして出力される構成となって
いた。
、インバータＩ３１．Ｉ３２を備えた出力バッファ回路
３Ａを有し、入力信号ＩＮは、インバータＩ３１．Ｉ３
２によって所定の遅延時間を与えられて半導体集積回路
の外部へ出力信号ＯＵＴとして出力される構成となって
いた。
上述した従来の半導体集積回路は、出力バッファ回路３
Ａを構成するインバータＩ３１．Ｉ３２によって遅延時
間を設定する構成とな−）でいるので、出力に付加され
る負荷回路の容量や周囲温度１電源電圧等の環境条件に
より、遅延時間が著しく変化するため、遅延時間の規格
、特に遅延時間の最小規格と最大規格を同時に満足する
ような出力バッファ回路の設計が困難であり、しかも最
小規格と最大規格の幅が広くなるため半導体集積回路の
外部にこの幅を調整する別の回路を設けなければならな
いという欠点がある。
Ａを構成するインバータＩ３１．Ｉ３２によって遅延時
間を設定する構成とな−）でいるので、出力に付加され
る負荷回路の容量や周囲温度１電源電圧等の環境条件に
より、遅延時間が著しく変化するため、遅延時間の規格
、特に遅延時間の最小規格と最大規格を同時に満足する
ような出力バッファ回路の設計が困難であり、しかも最
小規格と最大規格の幅が広くなるため半導体集積回路の
外部にこの幅を調整する別の回路を設けなければならな
いという欠点がある。
本発明の目的は、外部に調整用の回路を設ける必要がな
く、しかも出力に付加される負荷回路の容量や周囲温度
、電源電圧等に影響されることなく常に所定の遅延時間
を与えることができる半導体集積回路を提供することに
ある。
く、しかも出力に付加される負荷回路の容量や周囲温度
、電源電圧等に影響されることなく常に所定の遅延時間
を与えることができる半導体集積回路を提供することに
ある。
本発明の半導体集積回路は、入力信号に対し所定の遅延
時間を与え出力する基準遅延時間設定回路と、前記入力
信号に対してそれぞれ異なる遅延時間をもつ複数の信号
を生成し切換信号によりこれら信号の１つを選択して出
力する遅延時間切換回路と、この遅延時間切換回路の出
力信号を外部へ伝達する出力バッファ回路と、前記入力
信号に対するこの出力バッファ回路の出力信号と前記基
準遅延時間設定回路の出力信号との時間差を検出して前
記切換信号を出力する遅延時間切換制御回路とを有して
いる。
時間を与え出力する基準遅延時間設定回路と、前記入力
信号に対してそれぞれ異なる遅延時間をもつ複数の信号
を生成し切換信号によりこれら信号の１つを選択して出
力する遅延時間切換回路と、この遅延時間切換回路の出
力信号を外部へ伝達する出力バッファ回路と、前記入力
信号に対するこの出力バッファ回路の出力信号と前記基
準遅延時間設定回路の出力信号との時間差を検出して前
記切換信号を出力する遅延時間切換制御回路とを有して
いる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、インバータ■ｔ、ｒ２を備え入力信号Ｉ
Ｎに対し所定の遅延時間を与え出力する基準遅延時間設
定回路１と、インバータ■３■４及びトランスファゲー
トＴ、、Ｔ２を備え入力信号ＩＮに対してそれぞれ異な
る遅延時間をもつ複数（この実施例では２つ）の信号を
生成し切換信号（Ｄ、Ｆ）によりこれら信号の１つを選
択して出力する遅延時間切換回路２と、インバータＩ５
．Ｉ６を備えこの遅延時間切換回路２の出力信号を外部
へ出力信号ＯＵＴとして伝達する出力バッファ回路３と
、ゲート回路Ｇ１〜Ｇ４及びインバータＩ、、Ｉ、を備
え入力信号ＩＮに対するこの出力バッファ回ｉ１３の出
力信号ＯＵＴと基準遅延時間設定回路１の出力信号（Ｂ
）との時間差を検出して切換信号（Ｄ、Ｆ）を出力する
遅延時間切換制御回路４とを有する構成となっている。
Ｎに対し所定の遅延時間を与え出力する基準遅延時間設
定回路１と、インバータ■３■４及びトランスファゲー
トＴ、、Ｔ２を備え入力信号ＩＮに対してそれぞれ異な
る遅延時間をもつ複数（この実施例では２つ）の信号を
生成し切換信号（Ｄ、Ｆ）によりこれら信号の１つを選
択して出力する遅延時間切換回路２と、インバータＩ５
．Ｉ６を備えこの遅延時間切換回路２の出力信号を外部
へ出力信号ＯＵＴとして伝達する出力バッファ回路３と
、ゲート回路Ｇ１〜Ｇ４及びインバータＩ、、Ｉ、を備
え入力信号ＩＮに対するこの出力バッファ回ｉ１３の出
力信号ＯＵＴと基準遅延時間設定回路１の出力信号（Ｂ
）との時間差を検出して切換信号（Ｄ、Ｆ）を出力する
遅延時間切換制御回路４とを有する構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
タイミング図である。
タイミング図である。
信号入力ＩＮは、遅延時間切換回路２を通って出力バッ
ファ回路３に入力され、半導体集積回路の出力信号ＯＵ
Ｔとして外部へ伝達される。同時に信号入力ＩＮは基準
遅延時間設定回路１に入力され、一定時間遅延された信
号が出力ラインＢに出力される。
ファ回路３に入力され、半導体集積回路の出力信号ＯＵ
Ｔとして外部へ伝達される。同時に信号入力ＩＮは基準
遅延時間設定回路１に入力され、一定時間遅延された信
号が出力ラインＢに出力される。
出力信号ＯＵＴが基準遅延時間設定回路１の出力信号（
Ｂ）より早く伝達される場合には（第２図ｔ１の期間）
、遅延時間切換制御回路４の出力信号（Ｄ）がＬ １１
レベル、出力信号（Ｆ）が“Ｈ′″レベルとなり、遅延
時間切換回路２のトランスファーゲートＴ、はオフ、ト
ランスフアゲ−） Ｔ ２はオンとなり、入力信号ＩＮ
はインバータＩ、、Ｉ４によって遅延された信号が出力
バッファ回路３に入力され、出力信号ＯＵ、Ｔは遅延さ
れる。
Ｂ）より早く伝達される場合には（第２図ｔ１の期間）
、遅延時間切換制御回路４の出力信号（Ｄ）がＬ １１
レベル、出力信号（Ｆ）が“Ｈ′″レベルとなり、遅延
時間切換回路２のトランスファーゲートＴ、はオフ、ト
ランスフアゲ−） Ｔ ２はオンとなり、入力信号ＩＮ
はインバータＩ、、Ｉ４によって遅延された信号が出力
バッファ回路３に入力され、出力信号ＯＵ、Ｔは遅延さ
れる。
又、出力信号ＯＵＴが基準遅延時間設定回路１の出力信
号（Ｂ）より遅く伝達される場合には（第２図ｔ２の期
間）、遅延時間切換制御回路４の出力信号（Ｄ）が”Ｈ
１１レベル、出力信号（Ｆ）が“′Ｌ′°レベルとなり
、遅延時間切換回路２のトランスファーゲートＴ１はオ
ン、トランスファゲートＴ２はオフとなり、出力信号Ｏ
ＵＴは早くなる。
号（Ｂ）より遅く伝達される場合には（第２図ｔ２の期
間）、遅延時間切換制御回路４の出力信号（Ｄ）が”Ｈ
１１レベル、出力信号（Ｆ）が“′Ｌ′°レベルとなり
、遅延時間切換回路２のトランスファーゲートＴ１はオ
ン、トランスファゲートＴ２はオフとなり、出力信号Ｏ
ＵＴは早くなる。
この実施例では本発明を出力回路へ適用したときの例を
示したが、半導体集積回路の他の回路へも応用すること
ができる。
示したが、半導体集積回路の他の回路へも応用すること
ができる。
以上説明したように本発明は、入力信号に対する、基準
遅延時間を設定する回路と複数の遅延時間を切換える回
路とを設け、この基準遅延時間を設定する回路の出力信
号と半導体集積回路の出力信号との時間差に応じて複数
の遅延時間のうちの１つを選択する構成とすることによ
り、出力に付加される負荷回路の容量、周囲温度、電源
電圧等の環境条件が変化しても常に一定の遅延時間にな
るようにすることができるので、半導体集積回路の外部
に遅延時間を調整する別の回路を取り付ける必要がなく
、同時に出力遅延時間の最小規格。
遅延時間を設定する回路と複数の遅延時間を切換える回
路とを設け、この基準遅延時間を設定する回路の出力信
号と半導体集積回路の出力信号との時間差に応じて複数
の遅延時間のうちの１つを選択する構成とすることによ
り、出力に付加される負荷回路の容量、周囲温度、電源
電圧等の環境条件が変化しても常に一定の遅延時間にな
るようにすることができるので、半導体集積回路の外部
に遅延時間を調整する別の回路を取り付ける必要がなく
、同時に出力遅延時間の最小規格。
最大規格の幅が広くてもこれらを設定することができる
効果がある。
効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するための各部信号の
タイミング図、第３図は従来の半導体集積回路の一例を
示す回路図である。 １・・・基準遅延時間設定回路、２・・・遅延時間切換
回路、３，３Ａ・・・出力バッファ回路、４・・・遅延
時間切換制御回路、０１〜Ｇ４・・・ゲート回路、Ｉ。 〜’Ｂ 、Ｉ３１＋ １３２・・・インバータ、Ｔ、
、Ｔ２・・・トランスファゲート。
図に示された実施例の動作を説明するための各部信号の
タイミング図、第３図は従来の半導体集積回路の一例を
示す回路図である。 １・・・基準遅延時間設定回路、２・・・遅延時間切換
回路、３，３Ａ・・・出力バッファ回路、４・・・遅延
時間切換制御回路、０１〜Ｇ４・・・ゲート回路、Ｉ。 〜’Ｂ 、Ｉ３１＋ １３２・・・インバータ、Ｔ、
、Ｔ２・・・トランスファゲート。
Claims (1)
- 入力信号に対し所定の遅延時間を与え出力する基準遅
延時間設定回路と、前記入力信号に対してそれぞれ異な
る遅延時間をもつ複数の信号を生成し切換信号によりこ
れら信号の１つを選択して出力する遅延時間切換回路と
、この遅延時間切換回路の出力信号を外部へ伝達する出
力バッファ回路と、前記入力信号に対するこの出力バッ
ファ回路の出力信号と前記基準遅延時間設定回路の出力
信号との時間差を検出して前記切換信号を出力する遅延
時間切換制御回路とを有することを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186714A JPH0349417A (ja) | 1989-07-18 | 1989-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186714A JPH0349417A (ja) | 1989-07-18 | 1989-07-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349417A true JPH0349417A (ja) | 1991-03-04 |
Family
ID=16193355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186714A Pending JPH0349417A (ja) | 1989-07-18 | 1989-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349417A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579855A1 (de) * | 1992-07-23 | 1994-01-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Laufzeitkompensation |
| US5900761A (en) * | 1995-01-24 | 1999-05-04 | Advantest Corporation | Timing generating circuit and method |
| KR20170015372A (ko) | 2014-07-02 | 2017-02-08 | 닛본 세이고 가부시끼가이샤 | 관형 유지기 및 앵귤러 볼 베어링 |
-
1989
- 1989-07-18 JP JP1186714A patent/JPH0349417A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579855A1 (de) * | 1992-07-23 | 1994-01-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Laufzeitkompensation |
| US5900761A (en) * | 1995-01-24 | 1999-05-04 | Advantest Corporation | Timing generating circuit and method |
| WO2004100372A1 (ja) * | 1995-01-24 | 2004-11-18 | Seiji Hideno | タイミング発生回路及びその方法 |
| KR20170015372A (ko) | 2014-07-02 | 2017-02-08 | 닛본 세이고 가부시끼가이샤 | 관형 유지기 및 앵귤러 볼 베어링 |
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