JPH03500105A - デュアルフィードバックループを有する同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 デュアルフィードバックループを有する同期装置背景 この開示は、同期回路に関するものであり、さらに詳述すると、クロックにより 非同期デジタル入力信号をサンプルし、低誤り率で動作する同期装置に関するも のである。

この発明の関係するタイプの同期装置は、互いに非同期的に動作する２つのデジ タルモジュールの間をデジタル情報が転送されるときにいつも必要となる。たと えば、デジタルコンピュータは、通常、その内部動作が同期化されるそれら自身 の内部クロックを有し、かつ、したがって、１つのコンビエータがもう１つのコ ンピュータへ情報を送るとき、その情報はその内部クロックに関し、非同期的に そのもう１つのコンピュータに到着する。同様に、情報がオペレータによってキ ーボードを通してコンビ二一夕の中に入力されるとき、キーはコンビエータの内 部クロックに関し、非同期的に押される。

上記の場合、同期回路は受信コンピュータによってそれが受取られるまで入力デ ータをサンプルホールドするためにしばしば使用される。しかしながら、入力デ ータは非同期的であるので、それがサンプルされているのと同時にデータが変化 するといういくらかの可能性がある。そして、それが起こるとき、取られたサン プルは完全な“１′と完全な“０°との間に位置する中間電圧レベルにあり得る 。

そして、もし、受信コンピュータによって中間電圧が作動され続ければ、エラー が発生し得る。これは、中間電圧はそれが実際に“Ｏ′だったときに、コンピュ ータによって“１゛と解釈され得るからであり、その逆の場合も同じである。結 果的には、同期回路がそのような中間電圧エラーが発生する可能性を低減させる ように設計されることが重要である。

この発明に関係した先行技術の同期回路の１つがカワゴ工に対して１９７６年に 発行された米国特許第３，９５３゜７４４号に記載されている。しかしながら、 この゛７４４同期装置では、中間電圧エラーの発生する可能性が高すぎ、かつ、 このことは第１０図に関連して、詳細な説明の中で詳細に説明されるであろう。

したがって、この発明の主たる目的は、中間電圧エラーを大いに低減する改良さ れた同期回路を提供することである。

図面の簡単な説明 ここで、添付図面と関連して、この発明の様々な特徴および利点が説明される。

第１図は、この発明の好ましい実施例を図示し、第２図は、第１図の実施例の全 体の動作を図示し、第３図は、第１図の実施例の１つの形の詳細な回路図であり 、 第４図は、第３図の回路におけるフィードバックループの１つを解析するために 使用される第３図の回路の変形例であり、 第５図は、第４図の回路の過渡的動作を説明する一連の方程式であり、 第６図は、第３図の回路における第２のフィードバックループを解析するために 使用される第３図の回路の変形例であり、 第７図は、第６図の回路の過渡的動作を説明する一連の方程式であり、 第８図は、第３図の回路における両方のフィードバックループの過渡的応答を図 示し、 第９図は、第３図の回路のＭＴＢＦを計算する一連の方程式であり、かつ、第１ ０図は、先行技術の回路のＭＴＢＦを計算する一連の方程式である。

詳細な説明 次に、第１図を参照すると、この発明の好ましい実施例の詳細が説明されるであ ろう。゛この実施例は、シュミットトリガ１０と、インバータ１１と、抵抗器１ ２とを含む。

これらの構成要素のすべてが図示されているように、ループに相互接続される。

また、シュミットトリガ１０の入力端子に結合されるトランジスタ１３と、シュ ミットトリガ１０の出力端子に結合されたトランジスタ１４とが含まれる。

動作において、同期されるべきデジタル入力電圧Ｖ、はトランジスタ１３のソー スに印加され、かつ、デジタルクロックＣＫ、はトランジスタ１３のゲートに印 加される。

クロックＣＫ、がハイのとき、電圧Ｖ、のサンプルはシュミットトリガ１０の入 力端子に転送される。このサンプルは、電圧ｖ２として示される。そして、構成 要素１０・１１および１２は、電圧ｖ２で動作し、シュミットトリガの出力端子 に電圧ｖ３を発生させる。その後は、デシタルク。ツクｃＫ２は、トランジスタ １４のゲートに印加され、電圧■３を電圧Ｖ４としてトランジスタ１４のドレイ ンへ転送する。

次に、上記の動作において、電圧Ｖｌはクロック信号ＣＫ１に関していつでも変 化し得る。このことは、第２図に図示される。そこでは、電圧Ｖ、は第１のクロ ックパルス２０の前に変化し、クロックパルスの間中安定し続けているのに対し 、第２のクロックパルス２１０間中電圧Ｖ、は状態を変化させる。電圧Ｖ、がＣ Ｋ、クロックパルスの間中安定し続けるとき、他方の電圧ｖ２およびＶ、はＣＫ 。

クロックの立上がり端縁のすぐ後に安定化する。これは、第２図中の遷移２０Ｂ と２０ｂとによって示される。しかし、電圧Ｖ、がＣＫ、クロックパルスの間中 状態を変化させるとき、第２図中の遷移２１ｇと２１ｂとによって示されている ように、電圧ｖ２とＶ、とが安定するのには、より長い時間がかかる。

最悪の場合、電圧Ｖ、は、タロツクＣＫ、がローになる直前に変化する。たとえ ば、完全な“１′電圧が５ボルトで、完全な“０”電圧が０ボルトと仮定し、か つ、さらに、電圧Ｖ、がクロックＣＫ、がローになる直前に変化すると仮定する 。その場合、電圧サンプルｖ２はゼロボルトと５ボルトとの間のどんな大きさも 有することができる。そして、この中間電圧は、構成要素１０と１１と１２とに よって作動し続けられ、完全な“１′電圧として、電圧Ｖ、を発生させ、完全な “０”電圧として電圧ｖ２を再生させ、または、逆もまた同様である。

上記再生工程をさらに説明するために、次は第３図に関連して、構成要素１０と １１との１つの好ましいものの詳細なトランジスタ構成が説明されるであろう。

そこでは、シュミットトリガ１０は、１個のＰチャネルトランジスタ１０ａと３ 個のＮチャネルトランジスタ１０ｂ、１０ｃおよび１０ｄとによって構成される 。また、インバータ１１は、１個のＰチャネルトランジスタｌｌａと１個のＮチ ャネルトランジスタ１１ｂとからなる。これらすべてのトランジスタは、抵抗器 １２とともに、図示されているように相互接続される。

第３図の回路の検査は、それが２個の別々のフィードバックループを含んでいる ということを示す。１個のフィードバックループは、トランジスタ１１ａと１１ ｂとともに抵抗器１２を含み、かつ、それらは示されているように、シュミット トリガ１０の出力端子からシュミットトリガの入力端子へ結合される。動作にお いて、このフィードバックは、電圧Ｖ、に反比例してシュミットトリガ１０の入 力端子に電圧ｖ２をゆっくりと再生させる機能をする。このことは、トランジス タ１３が与えるｖ２電圧サンプルが漏れに起因して消散するのを防ぐ。

比較すると、他のフィードバックループはトランジスタ１０Ｃおよび１０ｄを含 む。そして、それらは示されているように、シュミットトリガ１０の出力端子か らトランジスタｌＯｂのドレインへ結合される。動作において、このフィードバ ックは、電圧サンプルｖ２が成る予め定められたレベル以下のときに、電圧Ｖ、 を急速に上昇させる機能をし、そして、逆の場合もまた同様であり、入力端子の 電圧サンプルＶ２の大きさを変えることはない。

たとえば、電圧サンプルが完全な“０”電圧と完全な“１２電圧との間の中間値 付近にある中間低電圧にあると仮定する。その場合、トランジスタ１０ａ、ｌｏ ｂおよび１０ｄはすべて同程度の電流を導通させ、かつ、トランジスタ１０ｃは ちょうどオンとなり始めるであろう。トランジスタ１０ｃが導通し始めるとき、 それにかかる電圧は降下するであろう。そして、結果的に、トランジスタ１０ｄ にかかるソース−ドレイン電圧は上昇するであろう。順に、そのことは、トラン ジスタ１０ｂのゲート−ソース電圧を低し、かつ、したがって、トランジスタ１ ０ｂは、より少なく導通するようになるだろう。トランジスタ１０ｂのコンダク タンスを低くすることは、電圧ｖ５を上昇させ、そして、それは、順にトランジ スタｌＯｃにより多く導通させることとなるであろう。このように、このフィー ドバック作用を繰返すことによって、トランジスタ１０ｂはオフとなり、電圧Ｖ 、は完全な“１ルベルに達するであろう。

次に、上記のフィードバック作用が起きる速度の分析式は、第４図および第５図 に関連して抽出されるであろう。

第４図は、トランジスタｌｌａおよびｌｌｂが削除された第３図の修正されたも のであり、ある寄生キャパシタＣ３とＣ３ａとＣ′とが追加されている。トラン ジスタｌｌａとｌｌｂとを削除することは、トランジスタ１０ｃフイードバツク のスピードが、他のフィードバックと別々に分析されるのを可能とする。また、 寄生キャパシタは、それらが固有にトランジスタの、ゲートの入力とトランジス タのソースおよびドレインの出力とに存在するので追加される。

第４図の検査は、トランジスタ１０ａを通る電流ｉ、は、寄生キャパシタＣ３を 充電し、それによって、電圧Ｖ、を上昇させるであろうことを示す。同様に、ト ランジスタ１０Ｃを通る電流ｉｓＱは、寄生キャパシタＣ３ａを充電し、それに よって、トランジスタ１０ｄにかかる電圧ＶｓＱを上昇させるであろう。この充 電作用は微分方程式１および２によって第５図において数学的に記述される。そ こでは、記号ｇｘは、そのゲート電圧が完全“１′電圧と完全“０′電圧との中 間にあるときに、Ｎチャネルトランジスタのトランスコンダクタンスを表わす。

方程式１および２は、ラプラス変換のような様々な方法によりて解かれることが でき、そして、それらの解答は方程式３をもたらす。それは、電圧ｖ２が完全“ １′電圧と完全“０”電圧との間の中点値付近であるとき、電圧Ｖ。

は指数関数としてのトランジスタ１０ｃフイードバツクに起因して変化するであ ろう。この指数関数は時定数７．を有し、ここに、τ、は寄生キャパシタＣ３お よびＣ３ａならびにトランスコンダクタンスｇ１１の関数である。

キャパシタＣ３は、電圧Ｖ、を上昇させるために電流ｉ、が充電しなくてはなら ないキャパシタである。第４図の検査はキャパシタＣ３が２個のトランジスタ（ トランジスタ１０ａおよび１０ｂ）の出力接合容量と１個のトランジスタ（トラ ンジスタ１０Ｃ）のゲート容量とに等しいということを示す。このことは、方程 式４によって記述される。

典型的に、トランジスタのゲート容量は、トランジスタの出力接合容量のおよそ ３倍であり、それゆえ、方程式４は、方程式５として書き直すことができる。同 様に、第４図の検査は、キャパシタＣ３ａが３個のトランジスタ（トランジスタ １０ｂ、ＩＯＣおよび１０ｄ）の出力接合容量に等しいということを示す。この ことは、方程式６によって記述される。方程式５および６を方程式３に代入する ことは、時定数τ、のための方程式７０表現をもたらす。

上記の分析において、寄生キャパシタＣ’　（これはトランジスタｌｌａおよび ｌｌｂのゲート容量に等しい）が無視されていることが指摘されるべきである。

しかしながら、そのことはこの分析を不正確にはしない、なぜならばキャパシタ Ｃ′は抵抗器１２とともにローパスフィルタを形成するからである。結果的に、 電圧Ｖ、はキャパシタＣ′にかかる電圧を変化させる必要なしに、急速に変わる ことができる。

次に、第６図と第７図では、第３図の回路において、第２のフィードバックルー プが動作する速度が分析されるであろう。第６図は、その中で、トランジスタ１ ０ｃを通るフィードバックが遮断される第３図の回路の変形例である。

これによって、トランジスタｌｌａと１１ｂとを通るフィードバックの動作は、 トランジスタ１０ｃが与えるフィードバックから独立して分析されることができ る。また、第６図では、抵抗器１２は、短絡している。これは、この分析を簡単 にするためにされる。短絡抵抗器は、より速い応答時間を生ずる。しかし、この より速い応答でさえ、第４図ループの応答よりは遅いであろう。さらに、第６図 において、寄生キャパシタＣ２とＣ′が追加される。

Ｍ６図の検査は、トランジスタ１０ａを流れる電流ｉ。

′は電圧Ｖ、を上昇させるために寄生キャパシタＣ′を充電するということを示 す。同様に、トランジスタｌｌｂを流れる電流１２は電圧ｖ２を低くするために キャパシタＣ２を放電する。このことは、第７図の方程式１０と１１とによりて 数学的に記述されている。そこでは、ｇＮは、Ｎチャネルトランジスタのトラン スコンダクタンスであり、ｇＰは、そのゲート電圧が完全な°１′電圧と完全な “０′電圧との間の中点値にあるときのＰチャネルトランジスタのトランスコン ダクタンスである。

方程式１０と１１とを解くことは方程式１２をもたらす。

これは、電圧サンプルｖ２は完全な“１′電圧と完全な“０′電圧の間の中点値 付近にあるのだが、それが、キャパシタＣ２上に置かれるとき、出力電圧Ｖ、は 、トランジスタｌｌａと１１ｂとを通って起こるフィードバックに起因する指数 関数として変化するであろう、ということを記述している。そして、その指数関 数は、Ｃ２とＣ′とｇｗとｇＰとの関数である時定数７２を有する。

時定数τ２は方程式１３と１４と１５とを使用することによって簡略化すること ができる。方程式１３は、Ｎチャネルトランジスタのトランスコンダクタンスは Ｐチャネルトランジスタのトランスコンダクタンスのおよそ２倍であることを記 述する。方程式１４は寄生キャパシタＣ′は、３個のトランジスタ（トランジス タ１０ｃおよびｌｌａおよび１１ｂ）のゲート容量と、２個のトランジスタ（ト ランジスタ１０ａおよび１０ｂ）の出力接合容量とを足したものに等しいことを 記述する。同様に、方程式１５は寄生キャパシタＣ２が３個のトランジスタ（ト ランジスタ１０ａおよび１０ｂおよび１０ｄ）のゲート容量と２個のトランジス タ（トランジスタ１１ａおよび１１ｂ）の出力接合容量とに等しいことを記述す る。

方程式１３と１４と１５とを方程式１２に代入することは方程式１６をもたらす 。それは、接合容量とＮチャネルトランスコンダクタンスとの項で、時定数τ２ のだめの式を与える。方程式１６を方程式７と比較して、方程式１７が得られ、 それは時定数τ２は時定数τ１よりもずっと大きいことを示す。この結果は、第 ８図中にグラフによって図示される。そこでは、曲線３１はトランジスタ１０ｃ を通過するフィードバックループの過渡的な応答を示し、かつ、曲線３２はトラ ンジスタｌｌａとｌｌｂとを通過するフィードバックループの過渡的な応答を示 す。

開示された同期回路において第１に重要であるのは電圧Ｖ、が変化する速度であ る。特に同期装置を使用する外部回路における論理エラーを低減させるために、 “０″電圧レベルと“１′電圧レベルとの間に位置する中間電圧に電圧Ｖ、があ まり長く留まらないということが重大である。

比べてみると、“０２電圧レベルと“１２電圧レベルとの間の電圧ｖ２によって 費やされた時間は、その電圧がどの外部回路にも行かないことから比較的重要で ない。

どのような同期装置の時定数τ、をもそのＭＴＢＦ（平均故障間隔）と数学的に 関係させる方程式が第９図において方程式２０として与えられる。この方程式は 、１９８５年にアディスンーウエスリ−（Ａｄｄ　ｉ　ｓ　ｏｎ　−Ｗｅ　ｓ　 １ｅｙ）によって発行されたグラーサはか（Ｇ　１　ａ　ｓ　ｓ　ｅ　ｒｅｔ　 ａｌ）によるｒＶＬｓ１回路の設計と分析」　（”Ｔｈｅ　Ｄｅｓｉｇｎ　ａｎ ｄ　Ａｎａｌｙｓｉｓ　。

ｆ　ＶＬＳＬ　Ｃ１ｒｃｕｉｔｓ”）と題する文献の３６１〜３６３頁より抽出 されたものである。方程式２ｏの中で、ｆｃＫｌは、クロックＣＫ、の周波数で あり、ｆｉｌは、信号Ｖ、における遷移の周波数であり、Δは入力信号が“０° と“１′との間に位置する中間電圧を通って遷移するのにかかる時間であり、Ｔ は、同期装置の入力端子上へ電圧サンプルを置くことと、同期装置出力電圧の外 部回路１こよる使用との間に起こる時間遅延であり、かつτ、は、その同期装置 の時定数である。

たとえば、ｆｃ　Ｋ　＋−１０ＭＨｚ、ｆ、、−１０ＭＩ（ｚ。

Δ−１ナノ秒、およびＴ−３０ナノ秒と仮定する。これは、方程式２１によって 記述される。そして、方程式２１を方程式２０に代入すると、方程式２２が得ら れる。そこで残る碓−のパラメータは、同期装置時定数τ、である。

開示された同期装置において、第４図と第６図との２個のフィードバックループ は並列に動作する。結果的に、総括して開示された同期装置の時定数は個々の時 定数τ、と７２との各々よりも小さくなるであろう。このことは方程式２３によ って記述される。しかしながら、この分析を簡単にするために結合された時定数 はτ、に等しいにすぎないと仮定する。そして、方程式２２に７１を代入すると 、方程式２４が得られる。

次に、方程式２４において、パラメータｇＮ　とパラメータＣ１のための成る合 理的な値を仮定する。そのような値は方程式２５によって与えられる。それらは 、１ミクロンのゲート長と１６ミクロンのゲート幅とを有するトランジスタを表 わす。方程式２５を方程式２４に代入すると方程式２６が得られ、そして、それ は、開示された同期装置のＭＴＢＦが２００００年以上であるということを記述 する。

比較して、次に、各々の出力端子と入力端子とがループに接続される２個の反転 する論理ゲートからなるグラーサはかの同期装置の結果として生じるであろうＭ ＴＢＦを考える。そのような同期装置は第６図を振返って参照し、そこでトラン ジスタ１０ｃと１０６とを除去し、トランジスタ１０ｂのドレインを接地するこ とによって分析されることができる。

それら変形したもので、方程式１０．１１．１２および１３の分析のすべてが奏 だなお適用される。しかし、キャパシタＣ′は今度は第１０図の方程式３０とし て表示され、かつ、キャパシタＣ２は方程式３１として表示されるであろう。方 程式３０において、２個のゲート容量はトランジスタｌｌａと１１ｂとに起因し 、２個の接合キャパシタはトランジスタ１０ａと１０ｂとに起因する。方程式１ ３と同様方程式３０と３１を方程式１２に代入すると方程式３２が得られる。

次に、方程式３２は方程式２２に代入され、それによって２個のインバータから なる同期装置のλＩＴＢＦの式を得ることができる。この結果は方程式３３によ って得られる。

そして、方程式２５によって与えられたようなｇＮと０１の前の値は方程式３３ に代入されることができる。これは、方程式３４をもたらし、それは、２個のイ ンバータの同期装置のＭＴＢＦはわずか０．５年であることを記述する。

さらなる比較として、米国特許第３．９５３．７４４号に記載された同期装置を 考える。それは、（ちょうどグラーサほかによる同期装置のように）各々の出力 端子と入力端子がループ状に接続される２個の反転論理ゲートを含み、かつ、そ の上、シュミットトリガが含まれており、それは、その２個の反転論理ゲートに 同期されるべき入力信号を通過させる。これは特許第“７４４号の第１図に示さ れる。

次に、第°７４４号同期装置において、シュミットトリガの唯一の効果は、交差 結合された論理ゲートに送られる信号の立上がり時間および立下がり時間を短く するということである。換言すれば、シュミットトリガは単に、第８にすぎない 。第゛７４４号シュミットトリガは、交差結合された論理ゲートの時定数に影響 を及ぼすこともなく、そして、及ぼすこともできない、なぜなら、それは、それ らが形成するループの外側にあるからである。

開示された同期装置およびグラーサほかによる同期装置の上記分析において、Δ は、１ナノ秒に等しいと仮定された（方程式２１参照）。シュミットトリガに１ ナノ秒の立上がり時間および立下がり時間でもって信号を送り込むことは、その 立上がり時間および立下がり時間がおよそ１０〜０．１ナノ秒のファクタ分だけ 多くとも減少させられる出力信号を生じさせる。このように、特許第°７４４号 同期装置のＭＴＢＦは１０〜５．０年の同じファクタ分だけ増加させられるにす ぎない。

この発明の好ましい実施例がこれで詳細に記述された。

しかし、さらに、発明の性質および精神を逸脱することなく、これらの詳細に対 し多くの変化や変更がなされることができる。たとえば第３図の実施例において 、シュミットトリガ１０およびインバータ１１はＣＭＯＳ）ランジスタから作ら れる。しかし、代替物として、シュミットトリガ１０およびインバータ１１はバ イポーラトランジスタから、または、Ｎチャネルトランジスタのみから作られる こともできる。

第３図の実施例においても、２個のフィードバックループのための特定の回路配 置が修正されることができる。一般に、必要とされることは、電圧サンプルｖ２ が予め定められたレベル以下のとき、およびその逆の場合のときに、電圧サンプ ルｖ２を変化させることなく、第１のフィードバックループが急速に出力電圧Ｖ 、を上昇させるように動作すること、および第２のフィードバックループが出力 端子電圧に反比例して電圧サンプルｖ２を修正するように緩やかに動作すること 、のみである。好ましくは、第１ツイードバツクルーブの応答時定数が第２フイ ードバツクループの時定数より少なくとも２０％小さい状態でそれらフィードバ ックループの両方が入力端子の電圧サンプルに指定関数的に応答する。また好ま しくは、時定数のこの差は、第１フイードバツクループの容量を第２フイードバ ツクループの容量より実質的に小さくすることによって達成される。

したがって、この発明は上記詳細に制限されているのでなく、添付の請求の範囲 によって規定されることが理解されるべきである。

ン 国際調査報告 国際調査報告 ＬＩＳ　８９０２６９７ Ｓ＾　２９９０９

Claims (10)

【特許請求の範囲】
1. １．デジタル入力信号をクロックで同期する回路であって、前記デジタル入力信 号が前記クロックに関し、非同期的に変化し、前記回路は、 インバータと結合したシュミットトリガを備え、前記シュミットトリガは抵抗器 を介して前記インバータ上の入力端子に結合される出力端子を有し、かつ前記イ ンバータは、前記シュミットトリが上の入力端子に直接結合される出力端子を有 し、 前記シュミットトリガの前記入力端子に結合される出力端子を有し、かつ、前記 クロックおよび前記入力信号をそれぞれ受ける２個の入力端子を有し、前記クロ ックに応答して前記入力信号のサンプルを前記シュミットトリが入力端子へ通す ためのトランジスタ手段を備え、前記シュミットトリガは前記インバータととも に前記サンプルで動作し、前記シュミットトリガの出力端子上に信号を発生させ 、この信号は、前記入力信号を表わし、かつ前記クロックと同期される、回路。
2. ２．入力端子および出力端子を有するシュミットトリガと、 上記入力端子に結合され、クロックと入力信号とを同時に受け、前記クロックに 応答して、前記入力信号のサンプルを前記入力端子へ通すためのサンプリング手 段と、外部フィードバック経路として前記出力端子から前記入力端子に結合され る論理ゲートとを含み、かつ前記シュミットトリガは前記出力端子から前記シュ ミットトリガ内の接続点へ結合され、前記入力信号のサンプルに応答して、前記 外部フィードバックより速く前記出力端子上の電圧を切換えるための内部フィー ドバック手段を含む、同期装置。
3. ３．前記シュミットトリガ出力端子が、抵抗器を介して、前記論理ゲート上の入 力端子に結合される、請求の範囲第２項記載の同期装置。
4. ４．論理ゲート上の出力が、抵抗器を介して、前記シュミットトリガ入力端子に 結合される、請求の範囲第２項記載の同期装置。
5. ５．電圧サンプルを受取るための入力端子を有し、かつ、前記入力端子上の電圧 に反比例する出力電圧を発生させるための出力端子を有する電圧増幅器手段と、 前記出力端子を前記増幅器の内部の制御手段に結合させる第１のフィードバック 手段とを備え、それによって前記第１フィードバック手段と前記制御手段はとも に第１の完全なループを形成し、かつ、前記出力端子を前記入力端子に結合して 第２の完全なループを形成する第２のフィードバック手段とをさらに備え、 前記第１のフィードバック手段は前記制御手段とともに前記第２のフィードバッ ク手段に比べ速い応答時間を有し、かつ、前記サンプルが予め定められたレベル 以下のとき、かつその逆の場合のときに、前記入力端子の上の前記電圧サンプル を変化させることなく、前記出力電圧を急速に上昇させるように動作し、かつ、 前記第２のフィードバック手段は前記出力端子電圧に反比例して前記入力端子の 上の前記電圧サンプルを緩やかに修正するように動作する、同期装置。
6. ６．前記第１のフィードバック手段は、前記増幅器とともに形式Ｋ２ＥＸＰの前 記の予め定められたレベル付近の電圧サンプルに応答し、かつ、前記第２のフィ ードバック手段は、前記増幅器とともに、形式Ｋ２ＥＸＰの応答を有し、ここに Ｋ１とＫ２とτ１とτ２とが定数で、かつ、τ１は少なくともτ２より２０％小 さい、請求の範囲第５項記載の同期装置。
7. ７．前記制御手段は、前記第２のフィードバック手段からのフィードバック電圧 と同様に、前記入力端子上の前記電圧サンプルを受けるように結合されるゲート と、前記第１のフィードバック手段からの別のフィードバック電圧を受けるよう に結合されたドレインとを有する電界効果トランジスタを含む、請求の範囲第５ 項記載の同期装置。
8. ８．前記制御手段は、前記第２のフィードバック手段からのフィードバック電圧 と同様に、前記入力端子上の前記電圧サンプルを受けるように結合されたベース と、前記第１のフィードバック手段からの別のフィードバック電圧を受けるよう に結合されたエミッタとを有する、バイポーラトランジスタを含む、請求の範囲 第５項記載の同期装置。
9. ９．前記第１のフィードバック手段が、前記増幅器とともに低容量の再生ループ を形成し、かつ、前記第２のフィードバック手段が、前記増幅器とともに高容量 の別の再生ループを形成する、請求の範囲第５項記載の同期装置。
10. １０．前記増幅器が、前記第１のフィードバック手段とともにシュミットトリガ を含む、請求の範囲第５項記載の同期装置。