JPH03501792A - 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 相補性ＭＯ３回路技術による“ラッチアップ”保護回路を有する集積回路 この発明は、請求項１の前文による相補性ＭＯ３回路技術による“ラッチアップ ”保護回路を有する集積回路に関するものである。

相補性ＭＯＳ回路技術によるこの形式の集積回路では、サイリスクに類似してい る寄生的なｐｎｐｎ経路が供給電圧（ＶＤＤ）と接地電位（ＶＳＳ）との間に生 ずる。この寄生的な４層構造は擾乱により、たとえば電流パルスにより、または 半導体層におげろ印加された供給電圧の上方または下方スイングにより点弧され 得る。

正常状態から高導電状態への移行、すなわちこの４層構造の点弧は“ラッチアッ プ゛°と呼ばれる。

“う・ンチアップ”の理解のために、ウェル状の半導体領域のなかに位置してい る第１のチャネル形の電界効果トランジスタの１つの端子とこの領域の外側で半 導体基板の上に置かれている第２のチャネル形の電界効果トランジスタの１つの 端子との間に一般に４つの相続（交互の導電形の半導体層が存在しており、前者 のトランジスタの一方の端子領域は第１の↓導体層を、ウゴール状の半導体領域 は第２の半導体層を、半導体基板は第３の半導体層を、また後者のトランジスタ の一方の端子領域は第４の半導体層を形成することから出発される。この構成に 基づいて１つの寄生的なバイポーラｐｎｐおよびｎｐｎトランジスタが生ずる＊ 　Ｐ　ｎ　Ｐバイポーラトランジスタのコレクタはｎｐｎバイポーラトランジス タのベースに、またＰｎｐバイポーラトランジスタのベースはｎｐｎバイポーラ トランジスタのコレクタに相当する。この構造はサイリスクにおけるように層列 ｐｎｐｎの４層ダイオードを形成する。半導体基板の正のバイアス電圧の際には 第３の半導体層と第４の半導体層との間のｐｎ接合が、前記のトランジスタ端子 の間にこの４層構造のなかの寄生的なサイリスク作用に原因を帰すべき１つの電 流経路が生ずるほどに導通方向に基板バイアスされ得る。電流経路はその後に正 のバイアス電圧の消滅の後も残留し、また集積回路を熱的に過負荷し得る。

“ラッチアップ”効果は専門書、半導体エレクトロニクス１４、エイチ、ヴアイ ス（Ｈｊｌｅｉｓｓ）　、ケイ、ホーニンガー（Ｋ、Ｈｏｒｎｉｎｇｅｒ）“集 積ＭＯＳ回路”の第１０９〜１１２頁に記載されている。対策としてここにはテ クノロジー（ドーピングプロフィル）の変更または設計（ウェル間隔）の際の措 置が提案される。（たとえばスイッチオンの際に）基板／シフト電流によりトリ ガされる“ラッチアップ”効果を阻止する１つの他の解決提案はディー、タカク ス（Ｄ、Ｔａｋａｃｓ）はか“オンチップ基板バイアス発生器によるｎウェルＣ ＭＯ３内の静的および過渡的ラッチアップーハードネス”、ＩＥＤＭ８５、テク ニカルダイジェスト、第５０４〜５０８真に示されている。ここでは単導体基板 内の寄生的なバイポーラトランジスタを能動化するのに十分でない１つの値に半 導体基板電位を制限することによって“ラッチアップ”効果を防止する１つのク ランプ回路が提案される。クランプ回路はそのために高い容量性充電を流を接地 点へ導き出さなければならない。

入力／出力端子における上方／下方スイングにより惹起される“ラッチアップ” 効果を抑制する１つの別の可能性は、電界効果トランジスタのソース−ドレイン 端子と半導体基板またはウェル状半導体領域との間に接続されているショットキ 接触の使用にある。ニス、イー、スウィルフン（Ｓ、Ｅ、５ｗ１ｒｈｕｎ）ほか 、米国電気電子学会論文集電子デバイス編、第ＥＤ−３２巻、第２号、１９８５ 年２月、第１９４〜２０２頁″ＶＬＳ　Ｉに適したショットキーバリアーＣＭＯ Ｓプロセス”の第２図および第３図に１つのこのような配置が示されている。第 ２Ａ図には、白金−シリコンからＭＯＳ）ランジスタのソース−ドレイン端子に 形成されるショットキ接触を有するｎ形の半導体領域のなかに構成されているイ ンバータが示されている。上記文献の第３Ａ図には、ウェル状の半導体領域のな かの同じ＜ＭＯＳ）ランジスタのソース−ドレイン端子における埋め込まれたシ ョットキ接触が示されている。これらの接触は、横方向にオーム性接触を、また 縦方向に電流の流れに対するショットキ接触を形成するように配置されている。

上記の米国電気電子学会論文集に提案されるようなショットキ接触の導入により 、ＭＯＳ＋−ランジスタパラメータの悪化およびショットキ漏れ電流を生じ得る 。さらに、これらのショットキ接触の導入は費用の高いプロセスを必要とする。

ディー、タカクス（Ｄ、Ｔａｋａｃｓ）ほかにより示されているようなりランプ 回路によっては原理的に半導体基板の正の充電の可能性が排除されておらず、単 にその作用が、半導体基板の正の充電が行われている場合に低抵抗の接地接続が 正の充電を再び崩壊することによって補償される。

本発明の課題は、冒頭に記載した種類の回路であって、“ラッチアップ”効果の 生起がほぼ回避される回路を提供することである。この課題は、本発明によれば 、請求項１の特徴部分による回路の構成により解決される。

請求項２ないし１３には本発明の好ましい構成があげられている０本発明により 得られる利点は特に、本発明による回路によればＭＯＳトランジスタの回路特性 が影響されないことにある。さらに本発明による回路の占有面積は非常に小さい 、なぜならば、そのために少数の回路要素しか必要とされないからである。

本発明の実施例は第３図ないし第７図に示されている。それらを以下に一層詳細 に説明する。

第１図はＣＭＯＳインバータの断面図であり、′ラッチアップ”効果に通じ得る 寄生的な横方向および縦方向バイポーラトランジスタも一緒に示されている。半 導体基板およびウェル状の半導体領域は２つの非線形要素を介して接地電位ＶＳ Ｓおよび供給電圧■ｌと接続されている。

第２図はショットキ接触を形成する金属−ｎ゛半導体接合に対するエネルギー帯 モデルである。

第３図はオーム性のウェルおよび基板接触がショットキ接触により置換された別 のＣＭＯＳインバータの断面図である。

第４図は半導体基板およびウェル状の半導体領域が、ダイオード要素として接続 されているＭＯＳトランジスタを介して接地電位ＶＳＳおよび供給電圧Ｖｌ）Ｄ と接続されているＣＭＯＳインバータ回路の別の断面図である。

第５図は本発明による回路の別の実施例の、寸法的には忠実でない断面図である 。

第６図は付属のシンボルで表した回路図である。

第７図は第５図による回路の平面図である。

第１図には、ドープされた半導体材料、たとえばｐ形シリコンから成る半導体基 板ｐｓｕｍの上に構成されている“ラッチアップ”保護回路を有する本発明によ る集積回路の概要が示されている。

半導体基板ｐ　ｓｖｍは、境界面Ｐ、まで延びているｎルウエル状の半導体領域 Ｎ１を有する。半導体領域Ｎｗの外側には半導体基板ノナカニ、ｎチャネル電界 効果トランジスタＴ１のソースおよびドレイン領域を形成するｎ゛　ドープされ た半導体領域Ｎｌ５Ｎ２が挿入されており、他方においてウェル状の半導体領域 Ｎ８の内側には、ｐチャネル電界効果トランジスタＴ２のドレインおよびソース 領域を成す２つのｐｏ　ドープされた半導体領域Ｐ２、Ｂ３が存在している。示 されている第１図の例ではＩ・ランジスタＴｌおよびＴ２はＣＭＯＳインバータ 段として接続されており、ｎ゛ドープれた半導体領域Ｎ１はｎチャネル電界効果 トランジスタＴＩのソース端子として接地電位ＶＳ３に接続されており、またｎ ゛ドープれた半導体領域Ｎ２はｎチャネル電界効果トランジスタＴＩのドレイン 端子としてＣＭＯＳインパーク段の出力ｇｏｕｒを形成している。ｐｏ　ドープ された半導体領域Ｐ２は同じく出力端ＯＵＴに接続されており、またｐチャネル 電界効果トランジスタＴ２のドレイン端子を形成しており、他方においてｐｏ　 ドープされた半導体領域Ｐ３は同じ電界効果トランジスタのソース端子として供 給電圧■。、と接続されている。ＣＭＯＳインバータ段に対する入力信号は入力 端ＩＮを介して第１または第２の電界効果トランジスタＴ１、Ｔ２の第１および 第２のゲート領域に伝達され、他方において出力信号が出力端ＯＵＴから取り出 し可能である。

さらに、いずれも“ラフチアツブ”効果に対して重要である寄生的バイポーラト ランジスタＢ１およびＢ２が記入されている。

横方向ｎｐｎバイポ・−ラトランジスタＢ１のコレクタＣＬは縦方向ｐｎｐバイ ポーラトランジスタＢ２のベースＢ、と、また横方向へ′イボーラトランジスタ Ｂ１のベース端子ＢＬはバイポーラトランジスタＢ２のコレクタ端子Ｃｖと接続 されている。さらにバイポーラトランジスタＢ１のエミッタＥＬは電界効果トラ ンジスタＴｌのソース端子Ｎ１と、またバイポーラトランジスタＢ２のエミッタ Ｅｖは電界効果トランジスタＴ２のソース端子と接続されている。寄生的バイポ ーラトランジスタはサイリスクと比較可能な４層ダイオードｐｎｐｎを形成する 。いま特定の信号により横方向バイポーラトランジスタのエミッタＥｖとベース Ｂｖとの間のエミッターベースダイオードが導通方向の極性にされると、サイリ スクは点弧し得る。その場合、ｐｎ接合部もしくは導線を溶融させるような高い 電流がｐｎ接合部を経て流れ、このことばＣＭＯＳインバータ段の損傷に通じ得 る。

ＣＭＯＳインバータ段の本発明において主要な部分は非線形要素Ｄ１、Ｂ２、た とえばダイオード特性を有する要素の組み入れである。ここでは第１の非線形要 素はＰ′″　ドープされた半導体領域Ｐ１と接地電位ＶＳＳとの間に、また第２ の非線形要素はｎ゛　ドープされた半導体領域Ｎ３と供給電圧■ＤＤとの間に配 置されている。ｐ′″ドープされた半導体領域Ｐ１はここでは半導体基板Ｐ、。

の内側に、またｎｏ　ドープされた半導体領域Ｎ３はウェル状の半導体右頁域Ｎ ＠の内側に配置されている。ｐ形つェル状半導体領域に対する非線形要素Ｄ１、 Ｂ２の接続は類（以に行われており、ここでは単に接地電位■、Ｓおよび供給電 圧Ｖ。の端子が入れ換えられている。非線形要素Ｄ１は一方では正孔電流を成す 多数電荷キャリアが低抵抗で接地電位ＶＳＩに導き出され得るようにし、また他 方では寄生的な横方向バイポーラトランジスタＢ１のベース電荷が図示されてい ない基板接触を介してベースＢＬにビルドアップされ得ることを阻止する。半導 体基板はこの場合に非線形要素Ｄ１を介して接地電位ＶＳＳと低抵抗で接続され ている。横方向バイポーラトランジスタＢ１のベース電荷のビルドアップはいま や非線形要素Ｄ１のわずかな阻止電流によってのみ決定される。このことは、ｎ ルウエル状の半導体領域Ｎ５と供給電圧ｖＤＤとの間に接続されている非線形要 素Ｄ２に対しても類似に当てはまる。

この対策により、寄生的なバイポーラトランジスタＢ１およびＢ２のｐｎ接合部 が導通方向の極性にされることが阻止され、このことは“′ラッチアップ”効果 の危険の減少を意味する。

スイッチオンの際のｃ　Ｍｏ　ｓ回路全体の挙動は非線形要素Ｄ１およびＢ２の 組み入れにより阻害されず、他方において作動中は０゛　ドープされた半導体領 域Ｎ１、ｐｏ　ドープされた半導体９頁域Ｐ３および端子ＯＵＴにおける擾乱パ ルスの存在の際にも゛ラッチアップ”の危険が非線形要素Ｄ１およびＢ２により 減ぜられる。

その際に重要なことは、非線形要素Ｄ１、Ｂ２が寄生的なバイポーラトランジス タＢ１およびＢ２のｐｎ接合部の順方向電圧よりも低い順方向電圧を有すること である。

非線形要素ＤＩ、Ｂ２はいわゆるショットキ接触により実現され得る。第２図に は、金属Ｍおよびｎ゛　ドープされた半導体Ｈから構成されているショットキ接 触に対するエネルギー位置ダイアグラムのバンドモデルが示されている。エネル ギーＷならびに電位φに関する定性的説明は第２図の左部に座標軸とし７て示さ れている。フェルミ準位ＷＦはｎ半導体領域Ｈにも金属領域Ｍにも記入されてお り、また電子を有する平均占有数が最大値の５０％であるエネルギー値をエネル ギー帯モデルで示す。ｎ゛　ドープされた半導体Ｈに対してはさらに伝導帯ＷＬ ならびに禁制帯Ｗｖのエネルギー準位が記入されており、伝導帯ＷＬのエネルギ ー本位はフェルミエネルギー準位の上に位置しており、またより弱く電子により 占められており、他方において禁制帯Ｗ、のエネルギー準位はフェルミエネルギ ー本位の下に位置しており、またより強く電子により占められている。金属から の電子に対する仕事関数が↓導体材料からの仕事関数よりも大きいならば、ｎ゛ 形の半導体材料と金属との間の接触の際に電子はｎ゛半導体から金属のなかへ移 行する。熱的平衡状態ではその後に金属および半導体のフェルミエネルギーは等 しい高さの共通の電気化学的電位として経過する。その際に半導体から溢れ出た 電子はｎ０半導体のなかの正の空間！荷および金属表面上の相応の負の空間電荷 に通ずる。相異なる仕事関数に基づいて電子はｎ°半導体材料Ｈから金［Ｍのな かへ、その逆の方向よりも容易に到達する。このことは第２図中に矢印Ｆ１およ びＦ２により示されており、その際に金属Ｍからｎ゛半導体１４への電子の流れ はＦｌで、またｎ°半導体材料から金［Ｍへの電子の流れはＦ８で示されている 。電子の流れＦ。

は電子の流れＦ、よりも非常に小さい、ｐｎ接合にくらべてショットキ接触の１ つの主要な特徴は、ｐｎ接合と異なり１つの方向の多数キャリアのみが電流輸送 を決定するという事実にある。存在しない少数キャリアは“ラッチアップ”効果 へのｐ　＋　＝ダイオードの不利な影響を阻止する。このことは金属とｐ゛半導 体との間の接合に対しても類似に当てはまる。ショットキ接触による非線形要素 の実現の１つの主要な利点は、下方または上方スイングの際にダイオードＤ１ま たはＢ２がウェル状半導体領域のなかへのｐｌ　ドープされた半導体領域の注入 および半導体基板のなかへのｎ゛ドープれた半導体領域の注入を阻止すること、 またこれらの接触が通常のｐｎ接合にくらべて低い順方向電圧を有することにあ る。これによって寄生的なバイポーラトランジスタＢｌおよびＢ２のｐｎ接合が 減負荷され、また“ラッチアンプ”の危険が広範囲に阻止される。ショットキ接 触では電流輸送は主として１つの方向の多数キャリアにより決定されるので、わ ずかな少数キャリア部分は同じく、その他の寄生的なバイポーラトランジスタに おけるベース電荷のビルドアップが妨げられることによって、“ラッチアップ” の危険を減することに寄与する。

第３図には、オーム性のウェルおよび基板接触が２つのショットキ接触ＳＫＩお よびＳＫ２により置換されたＣＭＯＳインバータ回路の断面が示されている。ｐ 形半導体基板Ｓ３□、０なかに第１図中と類似の１つのウェル状のｎ形半導体領 域Ｎ１が配置されている。ＣＭＯＳインバータ回路は再び２つのＭＯＳ）ランジ スタ、１つのｎチャネル電界効果トランジスタＴ１および１つのｐチャネル電界 効果トランジスタＴ２から形成される。両電界効果トランジスタの接続は第１図 中と類似に行われ、従って等しい参照符号が第３図中に同じく使用されている。

第１図からの２つの非線形要素Ｄ１およびＢ２は第３図中ではショットキ接触Ｓ ＫＩおよびＳＫ２により実現されている。第１のショットキ接触ＳＫ１は接地電 位■５．とｐ形半導体基板Ｐ８，１との間に接続されているが、第２のショット キ接触ＳＫ２は供給電圧ｖ０．とｎ形半導体領域Ｎ＠との間に配置されている。

ｐ形半導体基板Ｐ５０．が接地電位■５．にくらべて正に充電されており、かつ この電圧差が第１のショットキ接触５ＫＩＯ順方向電圧よりも大きいと、正孔電 流を形成する多数キャリアはｐ形光導体基板Ｐ　ＳＩ＃から接地電位Ｖ５．へ流 出し得るが、逆には少数の正の空間電荷しか第１のショットキ接触ＳＫＩの金属 端子から正の半導体基板５３Ｕｌのなかへ注入され得ない、寄生的な横方向バイ ポーラトランジスタＢ１におけるベース電荷のビルドアップがこうして阻止され る。他方において、ｎ形単導体領域Ｎ。が供給電圧ＶＤＤにくらべて負に充電さ れており、かつこの電圧差が第２のショットキ接触ＳＫ２の順方向電圧を上回れ ば、電子はｎ形半導体領域Ｎ１から第２のショットキ接触ＳＫ２を経て流出し得 る。しかし、逆には電子は第２のショットキ接触ＳＫ２の金Ｉｘ端子からｎ形半 導体領域Ｎ。のなかへほとんど注入され得ない、これによって寄生的な縦方向の バイポーラトランジスタＢ２におけるベース電荷のビルドアップが阻止される。

同じく、第１および第２のショットキ接触の両金属端子を２つの二重接触に構成 することが可能である。この場合、第１のショットキ接触ＳＫＩの金属端子はｐ ドープされた半導体基板ｐ　ｓｕｍの部分もＭＯＳ　）ランジスタＴ１のソース 端子Ｎｌも覆っており、他方において第２のショットキ接触ＳＫ２の金属端子は ｎ形半導体領域Ｎ５およびｐチャネルＭＯ３Ｉ−ランジスタＴ２のソース端子Ｐ ３も覆っている。ニス、イー。スウイルフン（Ｓ、Ｅ、５ｗ１ｒｈｕｎ）ほか、 米国電気電子学会論文集電子デバイス編、第ＥＤ−３２巻、第２号、１９８５年 ２月、第１９４〜２０２頁“ＶＬＳ　１に通したショットキーバリアＣＭＯＳプ ロセス”に示されているようなショットキーソース−ドレイン領域と異なり、シ ョットキ接ＭＳＫ１およびＳＫ２の阻止電流はＭＯＳ）ランジスタのスイッチン グ特性に影響を与えない、またスイッチング挙動が影響されない。

第４図には、ＣＭＯＳインバータの別の断面が示されている。

ｐ形半導体基板Ｐ、。は、ダイオード要素として接続されている第１の追加的な ＭＯＳ）ランジスタＴｌ’を介して接地電位ＶＳＳと接続されており、またｎル ウエル状の半導体領域Ｎ１はダイオード要素として接続されている第２の追加的 なＭＯＳトランジスタＴ２’を介して供給電圧■。と接続されている。ｐ形半導 体基板Ｐ、１、のなかにはｎルウエル状の半導体領域Ｎ１とならんで別のｎ形半 導体領域Ｎ。′が配置されており、その際に両関域は１つの境界面ＰＧまで延び ている。ｐ形半導体基板Ｓ　ＳＵＭはさらに、ゲート領域Ｇｌと一緒にｎチャネ ル電界効果トランジスタＴ１を形成する２つのｎ゛　ドープされた半導体領域Ｎ ｌおよびＮ２を含んでおり、他方においてｎルウエル状の半導体領域Ｎ１は、ゲ ート領域Ｇ２と一緒にｐチャネル電界効果トランジスタＴ２を形成する２つのｐ ′″　ドープされた半導体領域Ｐ２およびＰ３を有する。

第４図によるインバータ回路は第１図中のそれと顕像に構成されており、ｎ＋　 ドープされた半導体領域Ｎ１は電界効果トランジスタＴ１のソース端子として接 地電位ＶＳ３と接続されており、またｎ゛　ドープされた半導体領域Ｎ２は電界 効果１〜ランジスタＴ１のドレイン端子としてインバータ段の出力端ＯＵＴを形 成している。

さらにｐｌ　ドープされた半導体領域Ｐ２は同じく出力端ＯＵＴに接続されてお り、またｐチャネル電界効果トランジスタＴ２のドレイン端子を形成しており、 他方においてｐ゛　ドープされた半導体領域Ｐ３は同じ電界効果トランジスタの ソース端子として供給電圧ＶＤＤと接続されている。インバータ段に対する入力 信号は入力端ＩＮに与えられ、また出力信号は出力端ＯＵＴから取り出され得る 。

追加的なＭＯＳトランジスタによる非線形要素の実現は特に、使用される製造プ ロセスにおいてシシットキ接触が予め考慮されていない“ラッチアップ”安全な 出力段に適している。占有面積の増大はこの際にわずかである。第１の追加的な ＭＯＳ）ランジスタＴｌ’はｐ形車導体碩域Ｐ６およびＰ５ならびにゲート領域 Ｇ３から構成されており、その際にｐ形半導体領域Ｐ６およびＰ５は別のｎ形↓ 導体領域Ｎ１　′のなかに配置されており、またｐ形半導体領域Ｐ５は、Ｐ形半 導体基板Ｐ　ｇｕｌＢのなかに位置している別のｐ形半導体領域Ｐ４と接続され ている。ｐ″″　ドープされた半導体領域Ｐ６から形成される第１の追加的なＭ ＯＳ）ランジスタＴｌ’のドレイン端子およびゲート領域Ｇ３は共通に接地電位 Ｖ　Ｓ　３に接続されている。第２の追加的なＭＯ３Ｉ−ランジスタＴ２”は、 いずれもｐ形半導体基板Ｐ　５１４１１のなかに配置されている２つのｎ′″　 ドープされた半導体領域Ｎ５およびＮ６とゲート領域Ｇ４とを含んでいる。ゲー Ｈｉ域Ｇ４と、第２の追加的なＭＯＳトランジスタＴ２’のドレイン端子を成す ｎ゛　ドープされた半導体領域Ｎ６とは共通に供給電圧■。と接続されている。

第２の追加的なＭＯＳトランジスタＴ２’のソース端子を形成するｎｏ　ドープ された半導体領域Ｎ５は、ｎルウエル状の半導体領域Ｎ　Ｈのなかに位置してい る別のｎ゛　ドープされた半導体令頁域Ｎ４と接続されている。

第１の追加的なＭＯＳ）ランジスタＴｌ”は別のｐ゛　ドープされた半導体領域 Ｐ４と共通に、接地電位ＶＳＳとＰ゛　ドープされた半導体領域Ｐ４との間に接 続されているダイオード要素ＤＩ”を形成する。第２の追加的なＭＯＳトランジ スタＴ２’はｎ゛　ドープされた半導体領域Ｎ５とｎ０ドープされた半導体領域 Ｎ４との接続と、ｎ゛　ドープされた半導体領域Ｎ６および供給電圧■。との共 通の接続とにより、供給電圧・■。。とｎ゛　ドープされた半導体領域Ｎ４との 間に配置されている別のダイオード要素Ｄ２’　として接続されている。接地電 位ＶＳＳとｐ形半導体基板Ｐ　ＳＬＩＭとの間に配置されているダイオード要素 ＤＩ’は、第４図かられかるように、ｐ形ＭＯ３）ランジスタτ１′により実現 され、他方において供給電圧ＶＩ１．とｎルウエル状の半導体領域Ｎ１．ｌとの 間に配置されているダイオード要素Ｄ２’はｎ形ＭＯＳトランジスタＴ２’によ り構成される。第４図に示されている回路の機能の仕方は第３図による回路の機 能の仕方に等しい、ｐ形半導体基板ｐ　ｓｕｍと接地電位Ｖ。との間の電圧差が ダイオード要素ＤＩ’の順方向電圧を上回ると直ちに、このダイオード要素ＤＩ ’が導通し、また供給電圧■。、とｎルウエル状の半導体領域Ｎ８との間のダイ オード要素０２′においてこのダイオード要素の順方向電圧よりも大きい電圧差 が生ずると直ちに、ダイオード要素Ｄ２’が導通状態に移行する。これらの対策 により、ここには記入されていない横方向および縦方向バイポーラトランジスタ のベース電荷がビルドアップすることが阻止され得る。“′ラッチアップ”の危 険がこうして顕著に減ぜられる。

以上に取り扱った実施例とならんで本発明は、ｎ形基板がｐルウエル状の半導体 領域を設けられている実施例をも含んでいる。

その際にすべての単導体部分の伝導形およびすべての電圧の極性はそれぞれ逆に される。同じく第１の非線形要素はｐ“　ドープされた↓導体領域Ｐ１と負の基 板電位（Ｖｎａ＜Ｖｓｓ）との間に接続され得るし、他方において第２の非線形 要素はｎ゛　ドープされた↓導体領域Ｎ３と正のウェル電位（Ｖ＋ｍ−＋１＞Ｖ ｏＪとの間に接続され得る。

第５図には本発明の別の有利な実施例が、寸法的には忠実でない断面図で示され ている。この実施例は断面内に２つの互いに直列に接続されている互いに相補性 の導電形ＭＯＳトランジスタＴ１、Ｔ２を有する。付属のシンボル的な回路図が 第６回に示されている、第５図によるトランジスタの１つの平面図が第７図に示 されている。トランジスタＴ１はＮ　Ｍ　ＯＳ形である。トランジスタＴ２はＰ ＭＯ３形である。トランジスタＴ１はｐ形基板ｐ　５ｕｌＩのなかに配置されて いる。トランジスタＴ２はｎ形つェル状の半導体領域Ｎ１のなかに配置されてい る。ＭＯＳ）ランジスタにおいて通常のソースおよびドレインに対する拡散領域 はＮ１およびＮ２またはＰ３およびＰ２で示されている。基板Ｐ、□は基板自体 と同導電形の１−りのより強くドープされた半導体領域Ｐ１を含んでいる。相応 にウェル状の半導体領域Ｎｗは半導体令頁域自体と同じ導電形の１つのより強く ドープされた半導体領域Ｎ３を含んでいる。このようなより強くドープされた半 導体領域はＣＭＯＳテクノロジーで−ｇ的に使用される。トランジスタのゲート はＧ１およびＧ２で示されている。

基板ＰＳＩＩ１１およびウェル状の半導体領域Ｎ１の上側にはゲートＧ１、Ｇ２ のほかに接地電位■５．および供給電位■。の供給のための導体帯と、両トラン ジスタＴ１、Ｔ２のドレインＮ２、Ｐ２の間の（たとえばアルミニウムから成る ）導電接続とが配置されている。それはたとえば両トランジスタＴ１、Ｔ２から 形成されたＣＭＯＳインバータの出力端ＯＵＴとしての役割をし得る。基板Ｐ　 ＳＬＩＭおよびウェル状の半導体領域Ｎ。の上側の種々の導電性領域は、一般に 通常のように、酸化物またはその他の絶縁層（たとえば窒化物）により電気的に 互いに隔てられている。その際に最も上側の酸化物層は不活性化層として構成さ れていてよい。

非線形要素Ｄ１、Ｄ２はこの実施例では、埋め込まれたダイオードとして実現さ れている。そのために、Ｉ・ランジスタＴ　１、Ｔ２の拡散領域Ｎ１、Ｐ３（ソ ース）およびより強くドープされた半導体領域Ｐ１、Ｎ３を少なくとも部分的に 覆っている酸化物層Ｏｘのなかに、主としてドープされた多結晶性シリコン（Ｐ ｓｉ）を含んでいるそれぞれ１つの導電性の層が設けられている。使用されるテ クノロジー（Ｎウェルプロセス、Ｐウェルプロセス、トランジスタＴ１およびＴ ２に対するＮおよびＰウェルプロセス）に応じて多結晶性シリコン層ＰＳｉの導 電形が基板ＰＳＩＪＩの導電形に対して逆にされ、かつ（または）（１つの）ウ ェル状半導体領域Ｎｗまたは（互いに逆にされた導電形の複数の）ウェル状半導 体領域に対して逆にされている。

非線形要素Ｄ１、Ｄ２は阻止層ダイオードとして構成されている。それぞれ主と して多結晶性シリコン層ＰＳｉから成るその第１の端子はオーム性接触に１、Ｎ ２を介して接地電位ＶＳｍと接続されており（ソース拡散領域Ｎ１を介してもし くは直接に導体帯との接Ｖｔ）、または多結晶性シリコン層ＰＳｉと同じ導電形 のより強くドープされた半導体領域Ｎ３と接続されている。

相応に非線形要素Ｄ１、Ｄ２の第２の端子はより強くドープされた半導体領域Ｐ １と接続されており（これは多結晶性シリコン層ＰＳｉに対して逆にされた導電 形である）、またはソース拡散領域Ｐ３を介して供給電位■。。と接続されてい る。こうしてこれらの接続の範囲内に阻止層ダイオ・−ドが構成される。

実施例は下記の利点を有する。

多結晶性シリコン層が既に通常のＣＭＯＳプロセスの際に析出される。こうして マスク変更のみは行う必要があるが、追加的なプロセス過程は全く必要とされな い。

前記のショットキ接触はたとえば、１つの使用される特別な製造プロセスに存在 する理由から生成可能でないならば、本実施例は優れた代替を提供する。

さらに、強くドープされた半導体領域Ｐ１およびＮ３は通常のＣＭＯ３設計にお いていずれにせよ既にたとえばいわゆる゛′ガードリングの形態で存在している ので、また多結晶性シリコンＰＳｉに対する占有面積は一般にその他の回路部分 を押し退けないので、追加的な占有面積が必要でない。さらに、この実施例にお ける電流収量は前記の実施例の場合よりも大きく、このことは恐れられるランチ アップ効果からの一層大きい保護に通ずる。

ＩＧ　１ ＦＩＧ　３ ＦＩＧ　４ 国際調査報告 国際調査報告 ＤＥ　８８００６４８

Claims (1)

1. 【特許請求の範囲】 １）相補性ＭＯＳ回路技術による“ラッチアップ”保護回路を有する集積回路で あって、第１の伝導形のドープされた半導体基板（ＰＳＵＢ）と、ドープされた 半導体基板（ＰＳＵＢ）のなかに挿入されている第２の導電形のウエル状の半導 体領域（ＮＷ）とを有する集積回路において、“ラッチアップ”保護回路が非線 形要素（Ｄ１、Ｄ２）を含んでおり、第１の非線形要素（Ｄ１）は第１の端子で 接地電位（ＶＳＳ）に、また第２の端子で第１の導電形のドープされた半導体基 板（ＰＳＵＢ）に接続されており、第２の非線形要素（Ｄ２）は第１の端子で供 給電圧（ＶＤＤ）に、また第２の端子で第２の導電形の挿入されたウエル状の半 導体領域（ＮＷ）に接続されていることを特徴とする“ラッチアップ”保護回路 を有する集積回路。 ２）第１の導電形の半導体基板（ＰＳＵＢ）が第１の導電形のウエル状の半導体 領域により置換され、また第２の導電形のウエル状の半導体領域（ＮＷ）が第２ の導電形の半導体基板により置換され、また第１の導電形のウエル状の半導体領 域が第２の導電形の半導体基板のなかに挿入されており、また第１の非線形要素 （Ｄ１）が第１の端子で接地電位（ＶＳＳ）と、また第２の端子で第１の導電形 の挿入されたウエル状の半導体領域（ＰＳＵＢ）と接続されており、また第２の 非線形要素（Ｄ２）が第１の端子で供給寛正（ＶＤＤ）と、また第２の端子で第 ２の導電形のドープされだ半導体基板（ＮＷ）と接続されていることを特徴とす る請求項１記載の集積回路。 ３）第１の非線形要素の第１の端子が負の基板電位にある端子により置換され、 かつ（または）第２の非線形要素の第１の端子が供給電圧（ＶＤＤ）としての正 の電位を有する端子により置換されることを特徴とする請求項１または２記載の 集積回路。 ４）非線形要素がショットキ接触（ＳＫ１、ＳＫ２）として構成されていること を特徴とする請求項１ないし３の１つに記載の集積回路。 ５）第１の導電形のドープされた半導体基板（ＰＳＵＢ）が第１のチャネル形の 電界効果トランジスタ（Ｔ１）を、また第２の導電形の挿入されたウエル状の半 導体領域が第２のチャネル形の電界効果トランジスタ（Ｔ２）を含んでおり、第 １の非線形要素のショットキ接触（ＳＫ１）の金属接触が第１のチャネル形の電 界効果トランジスタ（Ｔ１）の第１の端子と第１の導電形のドープされた半導体 基板（ＰＳＵＢ）とを覆っており、かつ第１の二重接触を形成しており、第２の 非線形要素のショットキ接触（ＳＫ２）の金属接触が第２のチャネル形の電界効 果トランジスタ（Ｔ２）の第１の端子と第２の導電形のウエル状の半導体領域（ ＮＷ）とを覆っており、第２の二重接触を形成していることを特徴とする請求項 ４記載の集積回路。 ６）非線形要素がダイオード要素として接続されているＭＯＳトランジスタ（Ｔ １′、Ｔ２′）により実現されていることを特徴とする請求項１ないし３の１つ に記載の集積回路。 ７）第１のチャネル形の第１のＭＯＳトランジスタ（Ｔ１′）が第２の導電形の 挿入されたウエル状の半導体領域（ＮＷ′）のなかに配置されており、第１のＭ ＯＳトランジスタ（Ｔ１′）の第１の端子が第１のＭＯＳトランジスタ（Ｔ１′ ）のゲート（Ｇ３）と接続されており、また第１のＭＯＳトランジスタ（Ｔ１′ ）の第２の端子が第１の導電形のドープされた半導体基板（ＰＳＵＢ）と接続さ れており、第２のチャネル形の第２のＭＯＳトランジスタ（Ｔ２′）が第１の導 電形のドープされた半導体基板（ＰＳＵＢ）のなかに配置されており、第２のＭ ＯＳトランジスタ（Ｔ２′）の第１の端子が第２のＭＯＳトランジスタの１つの ゲート（Ｇ４）と接続されており、また第２のＭＯＳトランジスタ（Ｔ２′）の 第２の端子が第２の導電形の挿入されたウェル状の半導体領域（ＮＷ′）と接続 されていることを特徴とする請求項６記載の集積回路。 ８）非線形要素（Ｄ１、Ｄ２）が埋め込まれたダイオードの形態で実現されてい ることを特徴とする請求項１記載の集積回路。 ９）非線形要素（Ｄ１、Ｄ２）が主として、基板（ＰＳＵＢ）に対して逆にされ た導電形のドープされた多結晶性シリコン（ＰＳｉ）を含んでいることを特徴と する請求項８記載の集積回路。 １０）非線形要素（Ｄ１、Ｄ２）が主として、ウエル状の半導体領域（ＮＷ）に 対して逆にされた導電形の多結晶性シリコン（ＰＳｉ）を含んでいることを特徴 とする請求項８または９記載の集積回路。 １１）非線形要素（Ｄ１、Ｄ２）が阻止層ダイオードとして構成されていること を特徴とする請求項８ないし１０の１つに記載の集積回路。 １２）非線形要素（Ｄ１、Ｄ２）の第１の端子がオーム性接触（Ｋ１、Ｋ２）を 介して接地電位（ＶＳＳ）と、または多結晶性シリコン（ＰＳｉ）に対して逆に された導電形のより強くドープされた半導体領域（Ｎ３）と接続されていること を特徴とする請求項８ないし１１の１つに記載の集積回路。 １３）非線形要素（Ｄ１、Ｄ２）の第２の端子が多結晶性シリコン（ＰＳｉ）と 同一の導電形のより強くドープされた半導体領域（Ｐ１）と、または拡散領域（ Ｐ３）を介して供給電位（ＶＤＤ）と接続されており、阻止層ダイオードが形成 されていることを特徴とする請求項８ないし１２の１つに記載の集積回路。