JPH0350230B2 - - Google Patents

Description

【発明の詳細な説明】

本願は光電表示式の電子時計に於けるより使い
易いデータ処理機構を備えた時計に関する。 最近用いられるようになつた電子的表示素子の
開発は時計の表示する情報を飛躍的に増大させ、
又時計の固体構成化による信頼度向上、自動生産
可能によるローコスト化に貢献した。従来の時計
では、技術的な制約により時計の仕様が規定され
る面が多く、それなりにバランスのとれた形に時
計がまとめられていたが、上に述べた如き大なる
自由度を与えられた現在時計の設計思想はいまだ
まとまらず、従来の設計思想を手がかりとして試
行錯誤的設計が行なわれている。本発明は、時計
に要求される特性をあらためて分析し、現状の大
なる自由度を有効に利用した時計を構成するもの
である。時計の基本的な機能は万国共通かつ画一
的なもので、一言で言えば「現在時刻を保持し表
示する」となる。実際には多種多様の時計に対す
る要求があつて要求に応じた様々の時計が作られ
ているのが現状である。時計の基本的な機能の他
に要求されるもので万人に共通なものとして、使
い易さ、見易さ、信頼性、耐環境性等であり、基
本機能にこれら共通の付加的な特性を付与した時
計が標準的時計として仕立てられる。 そこで本願では、光電表示式電子時計に於いて
保持時刻系は０時とならないように１時から12時
までの時刻を保持し、アラーム時刻系は、０時を
含め０時から12時までの時刻を保持し該アラーム
時刻「０時」のときには空データとしアラームの
非設定状態として使うように構成したことを特徴
とする光電表示式電子時計と、光電表示式電子時
計に於いて複数の表示用のデータを備え該データ
を同一表示体上で順次切り換えて表示しうる構成
を備えかつ該データが設定されていない空データ
を検出する回路を備え、スイツチ操作によつて該
空データ検出回路が働き該空データを検出・表示
できるように構成したことを特徴とする光電表示
式電子時計とを実現することにより、より使い易
い時計を提供することが目的である。 第１図Ａは本願発明の時計のシステムのブロツ
ク構成を示す。第１図Ａにおいて１００は、時計
の基本機能及び大多数の人々が共通に要求する特
性を付与したオプシヨナブル時計の標準構成ブロ
ツクで、スタンダード部と呼ぶ。１２０はスタン
ダード部と結合して時計を多様化するオプシヨン
部である。スタンダード部だけで時計として充分
な性能を有し、通常の時計に対しては、オプシヨ
ン機能を付加できる潜在的機能の分だけ異なる。 第１図Ｂは第１図Ａのスタンダード部１００の
内部構成の例を示し、１０１は時間基準信号源で
あつて水晶発振回路等で構成され、時間経過及び
周囲環境要因に対して安定に一定の時間間隔の信
号を発生する。１０２は計時単位信号を合成する
機構である。 １０３は計時機構で、初期値の設定が可能な計
数器からなり、計時単位信号を合成する機構１０
２の出力の計時単位信号を計数し、計数値が保持
時刻を示す。１０４は表示駆動機構で、使用する
表示素子に適した駆動回路からなる。例えば発光
ダイオードに対しては一方向性の電流パルスを供
給し、液晶表示素子に対しては長時間の電荷積分
平均値が０に収束するような交流駆動電圧が印加
される。 １０５は表示素子で、例えば発光ダイオード、
静電分極表示素子等が用いられる。１０７はエネ
ルギー源で、酸化銀電池等が用いられる。１０６
は制御機構で、計時機構１０３の時刻制御機構を
制御して時計の保持時刻の修正或は設定を行な
う。制御機構１０６は最小限計時機構１０３の計
時機構を制御するが、場合により計時単位合成機
構１０２、表示駆動機構１０４、或は更に時間基
準信号源１０１や表示素子１０５或はオプシヨン
部１２０を制御する場合もある。時間基準信号源
１０１や計時単位合成機構１０２計時機構１０３
の制御によつて時計の歩度調整をする事ができる
し、表示駆動機構１０４や表示素子１０５の制御
により、表示情報の切換や、表示形式の指定を行
なう事ができる。オプシヨン部１２０は制御機構
１０６と同等の機能を持つても良いし、あらかじ
め入力された情報を記憶しておいて時計の各部へ
その情報を伝達する事ができる。又周囲温度を検
出して計時単位信号の温度依存性を補償するが如
く、自身で情報の集収を行なう事ができる。或は
クロノグラフ機構の如く時計と独立の計時機能を
持ち、単に表示部のみを共有する形態も取り得
る。第１図Ａ及び第１図Ｂは情報の流れの経路の
例を示したもので、これとは別にエネルギーの流
れもあるが図示する事を省略してある。オプシヨ
ンの数も１つにとどまらない。第２図にオプシヨ
ナブル時計システムの具体例として３つのＣ／
MOSICで構成した時計の概略図を示し、第３図
Ａ，Ｂ，Ｃに各ICの機能ブロツク図を示し、以
下具体的にオプシヨナブル時計のシステムについ
て説明する。 第２図において２０１は発振・分周・計時・制
御・付加機能を有する基本計時システムをIC化
したもので、以下の説明でSTD−IC又はIC−１
として指定される。２０２は表示駆動用のICで
あつて、基本計時システムのIC２０１と表示駆
動用のIC２０２を別ICにする事によりICの収率
を上げ、種々の表示素子に対して駆動ICのみの
交換でまかなえる等の利益がある。２０３はオプ
シヨンICの例で、ここではマルチアラーム機構
及び自動緩急調整の機能を１つのICにまとめて
ある。 第３図Ａは、第２図の基本時計システムのIC
の２０１に相当するICの機能ブロツク図である。
以下各ブロツクの機能を説明し、逐一その構成と
動作を説明する。 ３０１は水晶発振回路である。 ３０２は周波数調整回路、３０３はタイミング
信号作製回路、３０４はシフトレジスタ、３０５
は加算回路、３０６は桁上げ検出回路、３０７Ａ
は消去回路、３０７Ｂはデータ入力回路、３０８
は出力データ変調回路、３０９は表示変調回路、
３１０はアラーム機構、３１１は時刻設定回路、
３１２はフレキシブル化のための回路から構成さ
れている。 第３図Ｂは、本発明によるオプシヨンIC２０
３の機能ブロツク図である。 ３２０は、タイミング再生回路、３２１はデー
タの記憶用のシフトレジスタ、３２２は、データ
のマニアルシフト回路、３２３は、データのマー
ク設定回路、３２４は、データ増設用の付加シフ
トレジスタ、３２５は、入力識別回路、３２６
は、自動緩急回路である。 第３図Ａのシフトレジスタ３０４、加算回路３
０５、桁上検出回路３０６、消去回路３０７Ａ、
データ入力回路３０７Ｂで時計用の計数回路が構
成され外部から計時単位信号が入力されると計数
を行い、時刻を保持する。このシフトレジスタを
用いた計数回路は第３図Ａのタイミングパルス３
０３で動作する。第４図Ａ，Ｂはここで作られる
タイミングパルス図である。シフトレジスタは64
個のフリツプフロツプがリング接続された構成で
あり、各フリツプフロツプに１から64までの番号
をつけ、指定されたフリツプフロツプの出力を
Q_k（ｋ＝１、２、…、64）とし、φ₂信号の立ち上
がり毎にQ_kの出力がQ_k-1に転送されるようにし
ておく。出力Q₁と計時単位信号D₁T₁とが加算器
で加えられ加算の結果和信号Ｓと桁上信号Ｃとが
作成され、桁上信号Ｃは１ビツト遅延を受けて出
力Q₁のD₁T₂のタイミングの出力と共に前述の加
算器への入力信号となる。計時単位信号D₁T₁と
が加算器で加えられるが桁上げ信号Ｃパルスとが
重なることはない。D₂T₁のタイミングにおいて
出力Q₁は1/16秒桁（即ち1/16秒〜15/16秒を計数
する）の第１桁（即ち1/16秒）の計数内容を示す
がこのD₂T₁のタイミングにおいて出力Q₆₁，Q₆₂，
Q₆₃，Q₆₄はそれぞれ1/256秒桁（即ち1/256〜15/
２５６秒）の第１桁（1/256秒）第２桁（2/256秒）
第３桁（4/256秒）及第４桁（8/256秒）の内容を
示している。これより１ビツト分早いタイミング
D₁T₈で見ると出力Q₆₂Q₆₃Q₆₄Q₁がそれぞれ1/256
秒桁の1/256秒2/256秒4/256秒8/256秒の内容を示
す。 従つて出力Q₁の計時単位信号D₁T₁が1/256秒の
計数内容を示すとするとき、D₁T₈のタイミング
における出力Q₆₂，Q₆₃，Q₆₄，Q₁の論理値の組
｛Q₆₂，Q₆₃，Q₆₄，Q₁｝は計数器の1/256秒桁の値
を｛2⁰、2¹、2²、2³｝の重みで2⁰＝1/256秒として
示すことになるDiT₈（ｉ＝１〜16）のタイミング
で｛Q₆₂，Q₆₃Q₆₄Q₁｝の組合せの状態を検出回路
で検出してこれをデータタイプフリツプフロツプ
でT₈φ₁をクロツク信号として読込みT₂で読出す
とすると出力Q₁のデイジツトDiのタイムシリア
ル情報がDi＋₁のタイミングでデータタイプフリ
ツプフロツプから得られ、かつデジツトDi＋₁の
パルス巾の時間持続することになる。デジツト
Diをｍ進の数字で計数しようとすれば、デジツ
トDiでｍ以上15以下を検出しDi＋₁・T₁のタイミ
ングで出力Q₁に１を加算器を用いて加えればよ
い。Di＋₁のタイミングでは出力Q₆₁が丁度出力
Q₁のタイミングDiの情報になつているから出力
Q₆₁をDi＋₁の期間強制的にＬにする。その結果出
力Q₁のタイミングDiの信号（以下Diのデータと
記す）は０に設定されDi＋₁のデータに１が加え
られてｍ進化が実現化する。月の桁の如く１、
２、３…９、10、11、12、１と１→12で計数され
る場合は、13進として13以上15以下を検出して自
桁を０に設定し直ちに１を加える。 月桁の場合次のデジツトへの桁上げは行わず、
年出力として出力端子へ伝送する。 データD₁は1/256秒単位で16進、データD₂は1/
１６秒単位で16進、データD₃は１秒単位で10進、
データD₄は10秒単位で６進、データD₅は１分単
位で10進、データD₆は10分単位で６進、データ
D₇は１時単位で13進でありかつ０時は直に１時
に直される。 データD₈はD₈T₁のみを計数に用い２進でPM
を示す。データD₈のタイミングT₂，T₄，T₈は計
数に用いられない。データD₉は曜日を示し８進
であり、０は直に１に直される。データD₁₀は日
付の１日桁であり時桁データD₇の12時→１時毎
にPM桁への桁上があり、データD₈のPM→AM
（１→０）の度にデータD₉及データD₁₀への桁上
がある。データD₁₁は日付の10日桁であつて３進
である。データD₁₂は月桁で12進である。データ
D₁₀の１日桁は10以上を検出して自桁を０にし、
次桁のデータD₁₁へ１を加える外に大の月の32日
以上を検出した場合には自桁と次桁（10日）を０
にする。同様に小の月の31日以上、平年２月の29
日以上、うるう年２月の30日以上を検出した場合
にも自桁と次桁（10日）を０にして次の次の桁
（月）へ桁上信号を加え１日桁には１を加える。
この場合に自桁を１次桁を０、次の次の桁を３に
設定するように出力Q₆₁にゲート回路を設定して
もよい。データD₁₁は４以上を検出し自桁を０に
するだけで良い。 月の桁上出力はIC内に冗長に用意されている
フリツプフロツプ２段からなる計数回路に接続
し、ゲート回路でうるう年を検出させ、うるう年
指定入力に入力することができる。 データD₁₃〜D₁₆はアラーム時刻を示す。デー
タD₁₃はアラーム時刻の１分桁で10進である。デ
ータD₁₄はアラーム時刻の10分桁で６進である。
データD₁₅はアラーム時刻の時桁で13進になつて
おり０時も存在する。０時は保持時刻には存在し
ない時刻であるからアラームの非設定状態として
使える。 このように構成しているため、時計の電源投入
時のアラーム時刻０時は、なんら実データを意味
しないため、使用者が所望の時刻設定をするまで
そのまま保持してもアラームが鳴り出す等の心配
はなくなる。これは、マルチアラーム等データが
増えれば増えるほど便利な構成として使える。 データD₁₆はD₁₆T₁のタイミングがアラーム時
刻のPMを表わしデータD₁₅の12→０の度に桁上
信号が加算される。データD₁₆のタイミング
D₁₆T₈ではアラームが常時アラーム設定でＨ一時
アラーム設定でＬとなるよう定めてある。データ
D₁₆のタイミングD₁₆T₂及びD₁₆T₄は常にＬになる
ようQ₆₁の出力部の論理ゲートで設定されている
が、該ゲート回路の後に設定されているデータ入
力ゲートにより外部信号でＨに設定できるように
なつている。 データD₁₆のタイミングD₁₆T₄がＨであること
はアラーム時刻と保持時刻との一致検出を妨げ
る。この機能を利用して条件付のアラーム、例え
ば曜日あるいは月日を指定したアラーム動作をさ
せることができる。データD₁₆のタイミング
D₁₆T₂では表示面を時分表示から月日表示に変え
る表示指定の情報が定められて居り、外部信号に
よりこれを指定することにより、外部からアラー
ム情報記憶のレジスタに記憶された情報を月日表
示の表示として示すことができる。外部からのデ
ータ入力端子を用いてアラーム時刻情報データ
D₁₃D₁₄D₁₅D₁₆をQ₆₀の入力信号に転送するD₁₄、
D₁₅、D₁₆、D₁のタイミングで外部からそれぞれ
３、２、12及び信号D₁T₂を入力してやるとアラ
ームタイム表示状態で12月23日の如く表示する。
本発明の説明で保持時刻の時分表示をアラーム時
刻の時分表示と区別して表現する理由を述べると
時計のシステムに於て、時分表示ではAM又は
PMの表示、コロン：、秒桁の表示、秒目盛の表
示および時・分データにより保持時刻時分特有の
表示を行いアラーム時刻表示では秒桁を表示消去
して表示面の表情を変え日・曜表示ではコロンお
よびAM・PMを消去して日付マークと曜日文字
シンボルが表示されるが如くして一目瞭然と表示
データの種類が判るようにしてあるからである。 第１表に本発明の回路システムにおける各デジ
ツトデータの計数の値を示す。曜及び時の桁の数
字の選択はただ一通りではなくて、曜の場合０〜
６の７進でも良い。本発明の回路では表示面で秒

【表】 と曜のセグメントの一部共用をし、かつ表示のパ
ターンを変えるので10秒桁が０〜５で用いるのに
対し１〜７で曜を表現している。第５図に本発明
の回路、第３図Ａのシフトレジスタ３０４、加算
回路３０５、桁上検出回路３０６、消去回路３０
７Ａ、データ入力回路３０７Ｂからなる桁上部分
の実際を示す。８０４は60ビツトのシフトレジス
タで、８０５は加算器であつてＳ＝α・＋・
βC＝α・βなる関係になつており、αとβの２
進数値の加算の場合の和信号がＳ、桁上信号がＣ
になつている。ここでα、βは加算器８０５の入
力である。桁上信号Ｃの出力はシフトレジスタで
１ビツト遅延されて桁上信号８１１となり、OR
ゲート８０９を介して計数の１つだけ上位桁のタ
イミングで加算される。桁上信号８１１と別の加
算信号Ｘの重なりがないかぎりにおいて、ORゲ
ート８０９も加算の機能を果す。重なりがないの
でORゲート８０９における桁上を考慮する必要
はない。60ビツトシフトレジスタ８０４及び加算
器の後に続くシフトレジスタ８２４，８２３，８
２２，８２１は、第４図Ａのクロツク信号φ₁，
φ₂でシフトされる。シフトは前段の出力Q₁をク
ロツク信号φ₁のタイミングでデータDi＋₁として
読取り、クロツク信号φ₂のタイミングで次段へ
出力Qi＋₁として出力するｉ＋₁番目のデータタイ
プフリツプ（ｉ＝１、２、３…63）の動作として
一般的に説明できる。第５図でデジツトパルス
D₁₅はアラームの時の桁で、“13”、“15”及び
“14”、“15”をD₁₅・｛Q₆₅・Q₆₄・（Q₆₃＋₆₃）・
Q₆₂＋Q₆₅・Q₆₄・Q₆₃・（Q₆₂＋₆₂）｝＝１なる論理
式が成立つとして検出し、これをデータ入力とし
てT₈φ₁なるタイミングでデータタイプフリツプ
フロツプに読込み、T₁φ₂のタイミングで読出す。
第５図ではこのT₈φ₁読込みT₁φ₂読出しのフリツ
プフロツプを略記して８１２の如く描いてある。
上記のアラーム時桁の信号はD₁₅T₈φ₁のタイミン
グで検出され、デジツトパルスD₁₆と一致するタ
イミングでW₁として読出されＹに加えられる。
以下同様に、デジツトパルスD₁₀の１日桁の“０
日”が検出されてデジツトパルスD₁₁のタイミン
グ信号が作られる。月、日、曜、時は桁上後の自
桁が“１”に設定されねばならないから、これら
の桁上をまとめて（D₇＋D₉＋D₁₂＋“０日”・D₁₁）
のタイミングのデータの“０”及び“13以上”が
検出されて桁上及び自桁を“１”に設定する信号
W₂が作られる。信号W₂は加算信号T₁W₂として
Ｘ及びW₂のままで消去信号Ｙに加えられて桁上
及び自桁の“０”セツトを行ない、更にT₁なる
タイミングがかけられて“１”の設定信号ｚに加
えられる。デジツトパルスD₉は「１〜７」の８
進であるから“13以上”の検出の作用の部分は意
味を持たない。W₃は自桁を“０”に、次桁（時
間的に後の桁で上位桁になる）への桁上を“１”
だけ行なうグループをまとめたもので、４進の10
日桁（D₁₁）、６進の10秒、10分、アラーム10分
桁（D₄，D₆，D₁₄）、10進の１秒、１分、１日、
アラーム１分桁（D₃，D₅，D₁₀，D₁₃）、２進の
PM桁（D₈）の各々桁上を行うべき数以上の数で
ある事を検出してW₃とする。W₃はT₁W₃として
Ｘに加えられ、又W₃のままＹに加えられる。 時及びアラームの時桁の11時→12時の変り目を
検出してW₄とし、PM及びアラームPM桁上を行
なう（D₁₅，D₇）。これには11時を検出してラツ
チに記憶し、11時でなくなる時をラツチ出力を論
理回路により微分して、ラツチ出力の立下りに同
期した信号を作つても良い。日付の桁上は、ラツ
チを用いて大の月、２月、30日、20日を記憶して
おき、１日桁（D₁₀）のタイミングで｛（大の月
の32日以上）＋（小の月の31日以上）＋（２月の30日
以上）＋（平年の２月28日からの変り目）｝を検出
して、日桁を１日に設定し、月桁へ桁上を行な
う。 第６図は、本発明における時計のシステムの回
路構成例で、時刻情報の設定にかかわる機構であ
る。S_H、S_M、S_K、S_Dは設定すべきデータを指定
するための入力端子で、巾の細いリセツトパルス
により常時リセツトされているフリツプフロツプ
の出力端に接続され、低入力インピーダンスで、
論理レベルは“Ｌ”である。S_Hは12進又は13進桁
を指定し、S_Mは60進桁又は28、29、30、31進桁
を指定し、S_Kは保持時刻KTの秒、分、時、PM
を指定し、S_Dは日付桁の日、月、曜を指定すると
考えておおむね正しい。S_UO、S_UTは時計の時刻設
定を可能とするアンロツクスイツチ入力端であ
る。SUTの入力端に論理レベル設定の入力端回
路が接続されていないのは、SUTを例えばSKと
し接続して用いる場合の都合である。 S_U1，S_U2は設定データを作成するデータ入力端
である。本発明の時計のシステムは、S_U1，S_U2の
入力信号を論理回路により微分してSU₁↑、S_U2
↑を作成し、操作者の任意のスピードでデータ設
定できるようにしてある。もちろんS_U1，S_U2を別
の信号源と接続して、一定の周波数で早送りさせ
ることもできる。 第６図のS₁，S₂はそれぞれS_U1，S_U2の微分信号
で、立上りがデジツトパルスD₁の立上りに同期
し、デジツトパルスD₁のくり返し周期と等しい
巾のパルスである。 次に設定桁の選択について説明する。保持時刻
の“分”桁は_H・S_M・S_K・_D・ULの状態の信
号S₁で修正される。設定桁の選択された状態はデ
ータタイプフリツプフロツプ８１２ａで１ビツト
遅延されてゲート９０１で“１”を設定するよう
タイミングが指定されて、ORゲートで加算さ
れ、該ORゲート９０３の出力Ｘが加算器へ加え
られる。ORゲート９０３の入力パルスは全て位
相が異なり重なる事がないので、桁上なしの単純
なORゲートによる信号加算ができる。データタ
イプフリツプフロツプ８１２ａは、設定桁選択の
スイツチ入力の論理レベルの変り目が時計のシス
テムと独立であるので、操作の確実さのために同
期化する働きを持つている。又雑音除去効果もあ
る。同様にして保持時刻の“時”及び“PM”は
SH・_M・S_K・_D・UL、日付の“日”は_H・
S_M・S_K・S_D・UL、日付の“月”はS_H・_M・
S_K・S_D・UL、アラーム時刻の“分”は_H・
S_M・_K・_D・UL、アラーム時刻の“時”と
“PM”はS_H・_M・_K・_D・ULが“Ｈ”の状態
でSU₂を“Ｌ”→“Ｈ”にすると、所定の桁に１
だけ加算される。 ゲート９０２は桁上禁止のゲートである。正常
動作においては、前述の桁上検出機構から各々の
桁の所定の数値において次の上位桁への桁上信号
が作り出され、加算器により該上位桁データへの
加算が行なわれるが、時計の保持時刻を修正した
り設定しなおす場合には桁上を禁止した方が便利
である。例えば分桁修正で時桁への桁上がある
と、時桁を再設定しなければなくなるからであ
る。 修正桁の選択のゲートから桁上禁止のゲート９
０２へはデータタイプフリツプフロツプを経ずに
直接接続されているが、これは確率的に誤動作を
無視して良いからである。 設定桁の選択において、デジツト信号はデータ
タイプフリツプフロツプ８１２ａで１デジツト遅
れる分だけ早めのタイミングで選定されている。 日付の曜日の設定と、アラームの（一時アラー
ム）／（毎日アラーム）の区別のための“毎日”
指定マークとは、それぞれ_H・_M・S_K・S_D・
UL＝１、_H・_M・_K・_D・UL＝１における
S_U1の“Ｌ”→“Ｈ”によつて設定される。同様
に秒の帰零は２つのモード_H・_M・_K・S_D・
UL及び_H・_M・S_K・_DにおけるSU₂の“Ｌ”
→“Ｈ”の変化で行なわれる。 第７図にアラーム機構の回路構成例を示す。シ
フトレジスタリングを構成するデータタイプフリ
ツプフロツプに既述の如く番号を付した場合の第
60番目のデータ入力をDATA60と記す。同様に
該シフトレジスタリングの第28番目フリツプフロ
ツプのデータ入力（これは第29番目フリツプフロ
ツプの出力に等しい）をDATA28とする。
DATA60とDATA28はエクスクルーシブオアゲ
ート１００４で論理値の不一致が検出され、保持
時刻tkTとアラーム時刻tATとの比較が行なわれ
る。DATA60の信号はDATA64の信号より１デ
ジツト分だけ遅延を受けているので、例えばデジ
ツトパルスD₂のタイミングで見たDATA60は1/2
５６秒桁、デジツトパルスD₃のタイミングでは1/1
６秒桁を示す。同様にD₆，D₇，D₈，D₉の各タイ
ミングにおいて、DATA60は保持時刻の分、10
分、時、PM記号を示し、一方データ28は
DATA60より32ビツト分すなわち８デジツト分
遅延を受けているので、DATA28は各々アラー
ムタイムの分、10分、時、PMおよび他の記号を
示す。 時刻の一致検出は、セツト優先フリツプフロツ
プ１００３をD₅T₈φ₁のタイミングでセツトして
おき、前記不一致検出のエクスクルーシブオア回
路１００４の不一致出力でフリツプフロツプ１０
０３をリセツトする。tKT＝tATであればD₆〜
D₉のタイミングの期間フリツプフロツプ１００
３はセツト状態のままである。正確にはD₉T₂φ₁
のタイミングまで保持時刻tKTとアラーム時刻
tATとを比較する。データタイプフリツプフロ
ツプ１００５でD₉T₄φ₁のタイミングで前記１０
０５のフリツプフロツプの出力の内容を読取る
が、１００４のゲートによる保持時刻tKTとア
ラーム時刻tATの比較からフリツプフロツプ１
００５の読取りまでの遅延があるので、結果とし
てDATA60とDATA28とはD₆T₁φ₁からD₉T₂φ₁
までの間比較されることになる。DATA60の信
号D₉T₂φ₁のタイミングの値は常時“Ｌ”、
DATA28の信号のD₉T₂φ₁のタイミングの値も常
時“Ｌ”となるが、外部よりDIN端子を通じて
強制的にシフトレジスタの内容をセツトする場合
には、D₉T₂φ₁においてDATA60≠DATA28の関
係に設定できる。 アラーム一致はフリツプフロツプ１００５の出
力論理値が“Ｈ”である事によつて示され、これ
はtKT＝tATである時間、すなわち分単位の比
較であるから１分間だけ連続的に“Ｈ”となり、
他では“Ｌ”である。フリツプフロツプ１００５
の出力の“Ｌ”→“Ｈ”への立上りでフリツプフ
ロツプ１００６をトリガセツトする。該フリツプ
フロツプの出力はアラームの音出力を指令し、本
発明の構成では2048Hzと１Hzのデユーテイー25％
の信号とで複変調している。この複変調出力を更
に数Hzで変調して音声化するとコオロギの鳴声の
如くにでき、更に刺激が少なくかつ注意を引くア
ラーム信号となる。フリツプフロツプ１００６の
立上りにより、フリツプフロツプ１００７をトリ
ガセツトする。フリツプフロツプ１００７の出力
Ｆは時計の表示面のフラツシングを指令する。フ
リツプフロツプ１００６及び１００７は共に時計
のデータ入力S₁，S₂及びSTOP入力により優先的
にリセツトされる。これにより時計使用者はアラ
ームの確認を時計に伝達でき、時計はこれに警報
の中止をもつて応答する。アラームに確認操作を
ほどこさない場合も、アラーム信号出力は１分間
で自動的に停止する。これは電池の消耗を防ぎ、
かつ他への騒音とならないために必要である。こ
の場合でもフラツシングは停止せずに行なわれ、
確認されてはじめて停止する。フリツプフロツプ
１００６はゲート１００８からアラーム一致１分
後の信号を受け、強制的にリセツトする。フリツ
プフロツプ１００５の出力はデータタイプフリツ
プフロツプ１００９で遅延を受けて読みこまれ、
ゲート１０１０はフリツプフロツプ１００５と１
００９の出力とからtKT＝tATの一致信号（１
分巾）の立下りを検出している。DATA28は、
D₉T₈φ₁なるタイミングで毎日アラームの場合に
その設定を検出し、D₁₀→D₈の巾を持つた消去禁
止信号を作成する。フリツプフロツプ１００６の
アラーム一致信号ALDETと、上記消去禁止信号
の論理否定出力Q_ERと修正アンロツク信号ULと
デジツトタイミング信号と、アラームタイム０時
を示すtATOとから消去信号ERASEがERASE＝
（D₁₄＋D₁₅＋D₁₆＋D₁T₈）・・（tATO＋Q_ER・
ALDET）なる関係で作成される。 以上の説明により、本発明の時計構成例におけ
る時間基準信号の発生、タイミング信号の発生、
計時計数器の構成、操作入力端の構成、アラーム
機構構成、及び全体の基本的な動作が示された。 本発明の時計システムにおいては、時計の表示
面を３つの状態すなわち保持時刻表示、アラーム
時刻表示、日付表示に切換えると共に、表示面の
表情を変えて識別を容易にする考えのもとに表示
駆動回路のデコーダは多状態を識別するように作
られ、表示データを本体回路で変調することによ
り表示の反転、消去、変形ができる。また修正桁
を選択した場合に、該桁をフラツシングさせて表
示することも行う。これら表示の変調に関して、
第８図で説明する。 第８図で１１０１のマトリツクス表現で描かれ
ている部分が主に表示データの変調を行う。マト
リツクスの意味するところは、縦の列の下側に記
された信号と横の行の右側に記された信号との組
合せが交点で示され、○印で囲まれた交点が選択
された組合せとして論理積が作られマトリツクス
上部に描かれ示されるごとく、各交点に対応する
論理積の和が作られ、データタイプフリツプフロ
ツプ列で波形の整形と１デジツト分４ビツトの遅
延がされてから間欠化ゲート１１０３で間欠化さ
れ、１秒間に16回４ｍsecの時間巾で送出される。
間欠化された信号には△の印を付けてある。本時
計のシステムで第８図の他マトリツクス表現で記
してあるのは単に見易さのためばかりでなく、構
成そのものを例えばマトリツクス状のリードオン
リーメモリ（ROM）で実現化し、時計の仕様の
多様化並びに仕様の変更を容易にするという事を
も表わすものである。Ｃ／MOS ICに於てクロツ
ク信号を巧妙に利用したダイナミツクなROMを
小占有面積で構成することができる現状から考え
て、適当な構成法である。マトリツクス１１０１
の行の右側にはその行の上の交点の選択の理由あ
るいは目的を記してある。第７図で示されてい
る、DATA60なるシフトレジスタリングの出力
は本システムの基準となつているQ₁なるシフト
レジスタリング出力より１デジツトだけ遅延を受
けているので、マトリツクス１１０１のデジツト
信号の添字は本システムの他の桁上等の部分で
Q₁信号処理に用いられているデジツト信号の添
字よりも１だけ大になつている。１１０７のゲー
トの出力とマトリツクス１１０１の出力とは加算
され、これによつて表示信号の変調が行われてい
るが、１１０７のゲートでは特定の桁の特定のデ
ータを強制的に“Ｌ”とし、マトリツクス１１０
１によつて指定のデータを“Ｈ”にする事を所定
のモードで行うことにより変調する。φ₁Hzは第
８図のラツチ１１０８で作成され、ゲート１１０
９，１１１０によつて変調用の位相を異にする信
号φ₁F、φ₁Gになる。Ｆはアラーム一致出力のフ
ラツシング信号、Ｇは第６図左下に示されるフラ
ツシユ禁止信号である。端子１１１１は連続化端
子でBD₃T₈なる巾の細い１Hz信号で連続的にリ
セツトされるリセツトフリツプフロツプ１１１４
のＱ出力により常時“Ｌ”に設定されている。第
５図右下のCONTA出力はシフトレジスタが1/16
秒桁を“０”なる計数状態になつた瞬間を検出し
て得られるもので、この信号を用いて第８図の間
欠化回路３０８中のラツチ１１１２により所定の
１／１６秒桁が“０”になつた瞬間から７ビツト半遅
れたφ₁同期の約４ｍsecの１メモリサイクル巾の
信号を作成し該信号とφ₂との論理積を作ること
により間欠化に際して雑音成分の派生しない、ク
ロツク信号を得るものである。ラツチ１１１２の
出力と連続化設定端子１１１１の和信号は更に
φ₂をクロツク信号とするラツチ１１１３で読み
直されてφ₂同期で1/16秒桁が“０”になつて正
確に８ビツト遅れた１メモリサイクル巾の信号を
作成し、T₈、φ₁および１１０２のシフトレジス
タ出力のDATA信号を、間欠化ゲート１１０５，
１１０６及び１１０３により１秒間に16回送出の
間欠出力とする。 第３図Ｂのオプシヨン回路例の詳細を第９図Ａ
乃至第９図Ｆに示す。 第９図Ａはマルチアラームオプシヨン回路の構
成例を示す。回路図中央部のシフトレジスタは１
１１〜４４８まで番号が付けられたデータタイプ
フリツプフロツプ64個で構成されている。途中
AxoおよびAx₁なる２つの端子でリングが切断さ
れているが、これは別にシフトレジスタを増設出
来るようにしたもので、増設しない場合はAxoと
Ax₁とを直接結線で接続しておく。DouT出力は
既説明の本体システムのDATA−INに接続され、
D_GL出力は本体システムのDATA CLに接続され
る。（第３図Ａ参照）。 D_INには本体システムのDATA OUTが接続さ
れる。φ^* ₂およびContφは更に別のオプシヨンシ
ステムを用いる場合の為の予備信号である。第９
図ＡのD_IN、φ₁，φ₂、は間欠化された信号である
から本体と一緒に考える場合には区別に注意を要
する。オプシヨンシステムとしては、間欠・連続
の区別なく正常な動作がおこなわれるよう構成さ
れている。 ゲート１４０１は、本発明の時計システムに送
るデータのアラームタイム部分のデータの変調を
行う。第９図Ｂにタイミング信号S_B，S_Aの作成
回路図を示す。ゲート群１４０２は、本発明の時
計システムのアラームデータへオプシヨンデータ
を強制的に書き込むタイミングS_Bを作成する。ゲ
ート群１４０３は、本発明による時計システムの
データを第９図Ａ乃至第９図Ｇで示されるオプシ
ヨン回路のシフトレジスタに続込むタイミング
S_A信号を作成するものである。基本的にタイミ
ング信号S_A，S_Bも本装置のアラームデータ部４
デジツトのタイミングであるが、本体のDATA
OUTと本装置のDATA INとは、DATA OUT
の方が４ビツト分遅延を受けているので、S_Aと
S_Bとはタイミングのずれを生じている。本装置か
ら送出されるクロツクパルスは１秒間に16回、64
ビツト分出力されるが、オプシヨンのアラームデ
ータを順次本装置アラームデータ部に送り込ん
で、本装置で時刻の検出を行なわせるために、オ
プシヨンと本装置のシフトレジスタの相対的な位
相関係は毎回４デジツトずつシフトしなければな
らない。 従つてクロツクコントロールゲート１４１０に
より、クロツクパルスの64ビツト分のうち16ビツ
ト分を除去している。除去信号はCONTφで、こ
れは第９図Ｃで作られている。ゲート１４０４
は、月日アラームにおける日付一致信号を受け
て、日付指定のアラームデータを消去するゲート
である。ゲート１４０５，１４０６は、アラーム
データの記号部にデータを書き込むゲートであつ
て、ノーマルアラーム、毎日アラーム、日付条件
付アラームを指定する。ゲート１４０７は、本体
からの新らしいデータをオプシヨンシフトレジス
タに読込むか、オプシヨンシフトレジスタを閉鎖
的にリングメモリとして動作させるかを切換え
る。ゲート１４０８はアラームデータの“０”時
（空データ）を検出し、１４１１のゲートは消去
状態“15”時を検出する。 第９図Ｃにおいてマニアルシフト回路１４２０
の機能はマルチアラーム表示状態において既に設
定してある表示データを確認し、修正し、他の既
設定データの内容を確認するためのデータのシフ
トに関するものである。MS_INの端子をS_UTと接続
し、“Ｌ”→“Ｈ”にするごとにデータが１つず
つ順に送られるので、マルチアラームデータを手
送りしながら確認でき、更に多数のデータを一覧
したい場合は２秒以上“Ｈ”のままにすると、今
度は自動的にデータが１Hzで早送りされ、“Ｈ”
→“Ｌ”に戻すと直にデータの自動シフトが停止
するゲート１４２２は手送り信号の“Ｌ”→
“Ｈ”に同期したパルスを作成する回路、１４２
１は自動送り用のタイマ回路である。１４２１，
１４２２の２種類のシフト信号は、以降１４２３
のゲートでタイミングが設定されてシフトレジス
タのクロツクパルスを制御する信号CONTφにな
る。 マルチアラームでは複数のアラーム時刻を設定
できる。本実施例では付加機能用のシフトレジス
タは64ビツトで、１組のデータは４桁であり、１
桁は４ビツトなので64/(4×4)＝４組のアラーム
設定ができる。ただし、月日指定のアラーム設定
をするには月日を１組のデータとして記憶するの
で、月日指定でアラーム設定できるのは２組であ
る。第９図Ａ左側のAxo，Ax₁端子間にレジスタ
を増設すればアラームの組数を増やせる。 実際には、複数のアラーム・レジスタの全部に
時刻が設定されているとは限らず、その場合、未
設定のレジスタには先に述べたごとく０が書き込
まれている。計時データは12時制で０時台がない
から、０時に設定されたアラームは計時データと
一致することがない。従つて未設定の処理法とし
て好適である。 使用者が時計をアラーム・モードに切り替えた
場合の時計の応答として、特に本発明が意図する
のは次の点である。すなわち、未設定のアラー
ム・レジスタがあるならアラーム設定を追加でき
るのであり、使用者にとつてアラーム設定を追加
できるかどうかが一番の関心事であろうから、ア
ラーム・モードに切り替えた際に、レジスタに空
きがあるならまずこれを表示（「０」を一つだけ
表示）して、使用者の注意を引くことである。こ
のため使用者が時計をアラーム・モードにする
と、時計はまず0.5秒程度かけて付加アラームレ
ジスタに空データがあるかどうか探す。つまりこ
の間は台９図Ｃのマニアルシフト回路からの
CONTφ信号により、第９図Ａのクロツクコント
ロール回路のゲートが開いて、シフトパルスが伝
達され付加レジスタのデータをシフトする。第９
図Ｃ右側のゲート１４０９は信号により開
閉するが、この信号は第９図Ｄの「SRG−
STOP」回路で作られる。図に見るように、この
回路はNORゲートによるフリツプフロツプ
（FF）であるが、左下の端子に入力するQ₉・60S
↑信号により60秒毎にセツトされているから出力
QSTPはＬであり、これが第９図Ｃの回路に伝え
られてゲート１４０９を開き、CONTφ信号が通
過するのである。付加レジスタがシフトしている
時、第９図Ａ右上のゲート１４０８が、データが
０かどうか吟味している。0.5秒という時間はＤ
の回路に入るQφ_3AT、Qφ_3AT信号の立ち上が
りの間隔で作られる。いくつかのデータの中から
空データを見つけるには0.5秒要するというのは、
予想外の長時間であるように見えるが、本願に関
連する特願49−125801号で提案したような、消費
電力節減のために本体レジスタと表示部や付加レ
ジスタとの間のデータのやりとりを連続してでな
く「間欠化」して行う構成を、たまたま本願の実
施例でも用いているからである。この0.5秒の間、
いくつかある設定データが交互に表示面に現われ
ても、使用者の目には単に表示部の点滅としか見
えず、この期間は使用者が表示を読むためのもの
ではない。「間欠化」を用いない構成をとれば、
データの検索は瞬時に済む。 空データが検出されないままに、すなわち、全
部のアラーム・レジスタに時刻が設定された状態
の場合に、0.5秒経過すると、第９図Ｄの回路に
Qφ_3AT信号が加わるが、これはセツト信号であ
るからFFの状態は変わらず、第９図Ｃの回路で
作られるCONTφ信号は引続き第９図Ａのクロツ
クコントロール回路に伝えられるが、この段階で
はCONTφはＨの連続であり、ゲートを開いて
φ₁，φ₂のシフト信号を通過させる。本体レジス
タと付加レジスタは並行してシフトを続け、その
時のタイミングで選ばれるアラーム時刻の設定値
の一つが本体レジスタに読み込まれ、表示部に送
られて表示される。使用者がボタンを押して表示
送りをするまで同じ時刻の表示が続くが、これは
本体レジスタと付加レジスタが並行してシフトす
ることにより両者の位相が固定され、同じデータ
が繰り返し付加レジスタから本体レジスタに送ら
れるためである。ボタンを押すと、先に述べたご
とく、本体レジスタと付加レジスタの位相を変え
る目的で、付加レジスタには４デジツトの間シフ
トパルスの供給が停止され、１データ分の位相ず
れが生じて次のデータが表示される。第９図Ａ左
下のφ₁，φ₂入力がシフトパルスφ₁，φ₂となるが、
同図「クロツクコントロール」１４１０下の二つ
のゲート（符号なし）が開いていればφ₁，φ₂が
通過してシフトが継続し、閉じていればシフトパ
ルスが伝わらず、付加レジスタ３２１は一時シフ
トを停止して本体レジスタとの位相の調整が行な
われる。ゲートの開閉はクロツクコントロール１
４１０に入力するCONTφ信号により制御され
る。 しかるにアラーム時刻未設定のレジスタがある
場合には、前記0.5秒の間にアラーム時刻の「０」
設定すなわち「空」が第９図Ａ右上の「０」検出
ゲート１４０８で検出されて0HAT信号を生じ、
これは第９図Ｄ左側の同名端子に伝えられ、FF
がリセツトされて出力がＨになり、Ｃ回路
に伝えられてゲート１４０９が閉じ、CONTφ出
力はＬになる。CONTφ信号はＡのクロツクコン
トロール回路に伝えられてシフト信号φ₁，φ₂の
ゲートを閉じ、付加レジスタのシフトは一旦停止
する。しかしモード切り替えから0.5秒後に、前
述のごとくQφ_3AT信号によつて回路ＤのFFがセ
ツトされ、信号がＬになるので、回路Ｃか
ら再びCONTφ信号が出力して回路Ａのクロツク
コントロール回路のゲートが開き、シフト信号が
伝わるようになつて本体レジスタと付加レジスタ
は並行してシフトを続ける。0.5秒内に「０」が
検出されてから0.5秒期間の終了までの間、付加
レジスタのシフトが停止されるわけであるが、こ
の停止によつて付加レジスタの位相は、本体レジ
スタが繰り返し０データを読み込む位相に調整さ
れ、以後、両レジスタの位相は固定されて表示部
には「０」表示が継続し、空レジスタのあること
を示すのである。その後、ボタンを押す毎にレジ
スタの位相のずらしが行なわれて、他の設定値が
順次表示される。 このように使用者がアラーム・モードに切り替
えた場合、まず空データの表示が優先される。 第９図Ｅの１４３０の回路はD₁₁なる基準のデ
ジツトパルスと、昇圧用のφ_UC1，φ_UC2とから16個
のラツチ回路を用いてデジツトパルスD₁〜D₁₆を
再成する。φ_UC1の立上り及び立下りはT₁に同期
しているので、φ_UC1とφ_UC2とφ₂，φ₁から１４３１
の回路によりT₁〜T₈のタイミング信号を再生で
きる。第９図Ｆの１４２４の回路は、本体データ
の月日信号と、オプシヨンの月日付アラームデー
タの月日信号と、オプシヨンの月日付アラームデ
ータの月日とを比較し、一致する場合にアラーム
の月日データ及び月日データと時刻アラームデー
タの結合を意味する所のアラームの記号データの
T₂のタイミングの部分すなわち連結マークを消
去する。第９図Ｇの１４２５の回路はオプシヨン
のアラームデータを消去する回路で、本体の保持
時刻と一致するアラームデータを消去する。これ
は、通常動作状態において、オプシヨンのアラー
ムデータを強制的に本体アラームデータの部分に
入力するようにしているため、本体で一致アラー
ムを消去しても、オプシヨンの該当するアラーム
データが消去されないので必要である。第９図Ｄ
の１４２６のSRG−STOPのゲート回路は、ア
ラーム時刻修正・設定状態及びアラームタイムと
保持時刻の一致を検出した場合に、本体とアラー
ムとのシフトレジスタの相対的な関係を不動に
し、本体のスイツチ操作で作成されるアラームタ
イムデータが正しくオプシヨンの該当データに転
写され、或はオプシヨンと本体のアラームデータ
の消去が一致しているために必要なシフト停止指
令回路である。 時計のICの端子数はできるかぎり少なくした
方がICを安価に構成できる事、IC相互の配線の
数も少ない程時計組立上有利なため、本体のシス
テムがいかなる状態にあるかを本体DATA出力
の変調の状態から知る必要がある。DINのデ
ータ入力信号から、１Hzの信号を検出し、その立
上りと立下りから２Hzのφ₃信号及びその遅延信
号φ₄及び１Hzの半周期だけ相異なるφ₁・φ₂の信
号を作成する。このφ₃なる信号は、表示フラツ
シングの１Hzの信号と重ならないので、φ₃に同
期して本体システムDATA出力から取出される
情報はフラツシングの影響を受けない正しい情報
となる。φ₃と同期して検出しないと、修正桁の
フラシングや、アラーム一致のフラツシングのた
めの本体システム出力データの全フラツシング変
調の影響を受けて誤まつた情報を読取つてしま
う。表示用デジツトD_Dは、本体システムの表示
状態によつてD₁₁では日付、D₅では保持時刻
tKT、D₁₃ではアラーム時刻tATの表示となる。 第１０図は本時計システムの操作を示す図表で
あり、S_K・S_Dが、両方とも０のときには、アラ
ーム設定・表示状態である。 以上、本願発明によれば、アラーム時刻に０時
を保持させ、それを空データとすることにより、
時計の初期設定や、複数のデータのさく引に極め
て便利である。

【図面の簡単な説明】

第１図Ａは時計の本体システムとオプシヨンシ
ステムとの結合を示すブロツク図。第１図Ｂは時
計の本体システムの機能ブロツク図。第２図はオ
プシヨンと計時と表示駆動の３つのIC構成によ
るオプシヨナブル時計の構成図。第３図Ａは時計
本体の計時ICの機能ブロツク図である。第３図
ＢはオプシヨンICの内容を示す機能ブロツク図
である。第４図Ａはクロツクパルス、第４図Ｂは
タイミングパルス、デジツトパルスの各波形の関
係を示す図。第５図は計時桁上回路図。第６図は
時刻設定回路構成図。第７図はアラーム機構構成
図。第８図は出力データ変調回路構成図。第９図
Ａはオプシヨンシフトレジスタ記憶部を示す回路
図。第９図Ｂは、S_AとS_Bのタイミング信号の作
製回路図、第９図Ｃは、CONTφ信号作製回路
図、第９図Ｄはシフト停止指令回路図、第９図Ｅ
は、タイミング信号再生回路図、第９図Ｆは、連
結マーク消去回路、第９図Ｇはアラームデータ消
去回路図で、いずれもアラームオプシヨン機構を
構成している。第１０図は、本時計システムの操
作を示す図である。 １４２０……マニアルシフト回路、１４１０…
…空データ検出回路。

Claims (1)

【特許請求の範囲】
1. １ 光電表示式電子時計において、複数のアラー
   ム時刻データを保持する記憶回路と、該記憶回路
   から読み出されたアラーム時刻データを受けて表
   示駆動信号を作成する表示駆動回路と、該表示駆
   動信号を受けてアラーム時刻を表示する表示素子
   と、使用者のスイツチ操作による入力信号を受け
   て前記複数のアラーム時刻を確認のため順次表示
   するようアラーム時刻データの読み出しを制御す
   る手動シフト回路と、前記複数のアラーム時刻デ
   ータに含まれる「空」データを検出する検出回路
   と、該検出回路の検出信号を受けて該「空」デー
   タを優先して表示するよう前記手動シフト回路を
   制御する回路を備えたことを特徴とする光電表示
   式電子時計。