JPH03503227A - イントリンシックチャンネルを有する超薄型サブミクロンｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 イントリンシックチャンネルを有する 超薄型サブミクロンＭＯ８ＦＥＴ この発明は、半導体トランジスタ装置に関し、特に超薄型シリコン薄膜で製作さ れたサブミクロン金属・酸化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ） に関する。

関連技術の説明 ＳＩＭＯＸ（注入された酸素による分離）層のような新しい技術が埋設された酸 化物上に高品質のシリコン薄膜を製造するために最近開発された。例えば文献（ Ｓ　、　Ｓ　ｅｙｍｏｕｒおよび本発明者の”Ａ　Ｈｌｇｈ　Ｐｅｒｆ’ｏｒｍ ａｎｃｅ　Ｓｕｂｍｉｃｒｏａ＋ｅｔｅｒＣＭＯＳ／ＳＯＩ　　’ｒｅｃｈｎｏ ＋ｏｇｙｕｓｔｎｇｕ＋ｔｒａｔｈｔｎｓｉ＋１ｃｏｎＦ１１ｉｓ　　ｏｎ　　 Ｓ　ＩＭＯＸ’　１９８８年ＶＬＳ　Ｉ技術シンポジウム−テクニカル・ダイジ ェスト）参照。この技術は放射硬度を改善し、ボリューム反転を促進するために 使用される。

そのような装置の一例は文献（Ｔ　ｓａｏ氏外による、“ＧａｔｅＣｏｕｐｌｉ ｎｇ　ａｎｄ　Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ　Ｅｆｆｅｃｔｓ　ｉｎ　Ｔｈｉｎ −Ｐｌｌｍ　８０１Ｍ０８ＦＥＴｓ、　　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｌｅｔｔｅ ｒｓ、　１９８８年２月１８日、Ｖｏｌ。

２４、Ｎｏ、４　、２３８〜３９頁）に記載されている。この文献は、０．１３ ミクロンの厚さと２　ｘ　１０１６／　ｃｍ”のチャンネルドープ濃度を有する 長いチャンネル（約３ミクロンのチャンネル長）のＮチャンネルＭＯＳＦＥＴを 開示している。

１ミクロン以下のチャンネル長を有する典型的な超薄型ＭＯ８ＦＥＴは装置のバ ンチスルーを阻止するためにチャンネル領域中の高いドープ不純物密度を必要と する。バンチスルーは電気力線がドレインからソースに延び、電位障壁の高さが 減少するときに生じる。この効果は空間電荷領域によってドレインからソースが 遮蔽されるようにチャンネルを充分にドープすることによって通常阻止される。

サブミクロン装置では、所要のドープ濃度が実質上１０１６ｃ「’を超過して１ ０１７ｃｍ−’に達する可能性がある。このチャンネルドープレベルはまた、チ ャンネル長が減少すると装置の電圧しきい値が低下するしきい値ロールオフ効果 であるショートチャンネル効果を阻止するのに有用である。このようにチャンネ ルをドープすることによって克服されたショートチャンネル効果は、チャンネル 長が減少するときサブしきい値電流電圧特性の劣化させ、それはターンオフ特性 の低下をもたらす。しかしながらチャンネル注入の製造工程が必要になるのに加 えて、これらの装置は電子移動度およびトランスコンダクタンスに関して制限さ れる。それらのサブしきい値特性によりそれらは所望するように迅速にターンオ フしない。

発明の要約 上記の問題の観点から、この発明は通常のバルクＭＯＳＦＥＴで遭遇するバンチ スルーおよびその他のショートチャンネル効果を避け、さらにすぐれたターンオ フ特性、サブしきい値およびトランスコンダクタンス特性を有するサブミクロン チャンネル長を有する超薄型ＭＯ３ＦＥＴを得んとするものである。

別の目標は、しきい値電圧がチャンネルドープと無関係に適切なバイアスの選択 により選択され、調整されることのできる超薄型ＭＯ５ＦＥＴを得ることである 。

この発明は、超薄型ＭＯ８ＦＥＴのチャンネル領域を多量にドープするのではな くほぼイントリンシックにすることによってこれらの目的を達成するものである 。バンチスルーおよびショートチャンネル効果は非常に薄いシリコン薄膜を使用 し、チャンネルドープではなく選択可能なバックゲートバイアス電圧を供給する ことによって阻止される。約１０１６ｃｌｌ−３より低いチャンネルドープ濃度 によって、もしもチャンネルの厚さと長さとの比が約に２以下、好ましくは１： ４より大きくないように維持されるならばこのような結果が得られる。チャンネ ルの厚さの絶対値は約０．２ミクロン以下であることが好ましい。

装置はＳｏｌ形態で、好ましくはバルク半導体基体上に設けられた埋設された酸 化物層上に形成される。装置の電圧しきい値は基体に適当なバックゲート電圧を 供給することによって設定され、調整される。その結果得られたＭＯＳＦＥＴは バンチスルーおよびショートチャンネル効果を避けることができ、しかも多量に ドープされたチャンネルを有する従来のＭＯＳＦＥＴに比較して改良された動作 特性を有する。

この発明のこれらおよびその他の特徴および効果は添付図面を参照にした以下の 詳細な説明により当業者には明白になるであろう。

第１図は、この発明により構成されたＭＯＳＦＥＴの断面図である。

第２図は、ＣＭＯＳ形態で配置されているそのような１対のＭＯＳＦＥＴの断面 図である。

第３図および第４図はそれぞれ１０”ｃｍ−’および１０１４ｃａｂ−３のチャ ンネルドープ濃度を有する装置の電位分布である。

第５図は半導体薄膜の厚さの関数として計算された最小チャンネル長のグラフで ある。

第６図は種々のバックゲートバイアスに対するこの発明により形成された装置の サブしきい値Ｉ−Ｖ特性を示すグラフである。

第７図は２つの異なるドレイン電圧に対するゲート電圧の関数としてドレイン電 流およびトランスコンダクタンスを示したグラフである。

第８図および第９図はこの発明により構成された装置に対してそれぞれトランス コンダクタンスおよび出力特性の温度・・依存性を示したグラフである。

発明の詳細な説明 この発明により構成されたメサで分離されたＮチャンネルＭＯＳＦＥＴの断面図 が第１図に示されている。この発明は、ソースおよびドレインのドープおよびバ イアス電圧の極性が反対であるＰチャンネル装置にも等しく適用可能である。第 １図に示された装置は通常の製造技術によって構成することができる。それは埋 設された絶縁層４上に形成された半導体材料の超薄型（一般に半ミクロン以下） 層２から構成されている。半導体材料としては比較的製造が容易なシリコンが好 ましいが、他の半導体材料もまた使用できる。埋設された絶縁層４は酸化物であ ることが好ましいが、窒化物等の他の絶縁材料もまた使用できる。ＳＩＭＯＸ（ 注入された酸素による分離）技術を製造に使用することが好ましい。

酸化物層４はバルクのシリコンその他の半導体ウェハ６上に形成され、この半導 体ウェハ６はその反対側にバックゲート電極８を備えている。電極８は金属また は多量にドープされた半導体のような導電材料から構成される装置の動作特性を 設定するバックゲートバイアス電圧を受ける。

半導体層２の間隔を隔てられた領域は多量にドープされてドレイン領域１０およ びソース領域１２が形成される。ドレイン領域１０とソース領域】２との間に延 在する半導体層２の中間部分はチャンネル領域１４を形成する。この領域は一般 的にイントリンシックであり、それは本の少しドープされただけであることを意 味する。バルクのシリコンは通常あるレベルのドープ不純物を有するが、これら は計画的に導入されたものではない不純物である。バルクのシリコン中のドープ 不純物濃度は典型的に１０　”ｃｍ−３程度であり、場合によってはそれより多 い。この発明はチャンネル領域に対してドープしないバルクのシリコンか、或い は従来使用されていたチャンネルよりも著しく少ない一般的に低いチャンネルド ープレベルを使用して動作させる。チャンネル領域は“はぼイントリンシック” と呼ぶことができる。この発明の目的に対しては１０１４ｃｒＶ’またはそれよ り低い程度のバルク半導体ドープ不純物レベルから約１０１６ｃｍ−’を越えな い範囲までの濃度として定義される。

薄い酸化物層１６はチャンネル領域１４上に設けられる（実際にはこの酸化物層 は通常装置全体にわたって延在する）。絶縁酸化物層１６はチャンネル領域と整 列したポリシリコンゲート１８により覆われている。

この形式の装置はパンチスルーおよびショートチャンネル効果を生じることなく 動作するように設計されることができることが認められた。これらの現象はバッ クゲート８にバイアス電圧を供給することにより阻止される。それは半導体チャ ンネル領域１４と埋設された酸化物層４との間の境界における電荷キャリアを累 積させる傾向を有する。供給されたバックゲートバイアス電圧はチャンネル中に ドープ不純物を導入することなしにチャンネル領域中に電荷キャリアを誘起させ る電界を生成する。電荷キャリアおよびバックゲートバイアス電圧により誘起さ れた電界はパンチスルーおよびショートチャンネル効果を阻止するのに有効であ ることが認められた。

適当な動作は、チャンネルの厚さの絶対値およびチャンネルの厚さとチャンネル 長の比に依存することが認められた。

一般的にサブミクロンのチャンネルの厚さが許容されるが、チャンネルの厚さは ０．２ミクロンを越えないことが好ましい。チャンネルの厚さとチャンネル長の 比は１：２よりも小さくしなければならず、１：４よりも小さくすることが好ま しい。埋設層４は約０．３〜０．５　ミクロンの厚さが好ましく、ゲート絶縁層 １６は約０．０１２　ミクロンの厚さである。しかしこれらの寸法は変更するこ とができる。

この発明のＮチャンネル構造においては、ＭＯＳＦＥＴは約０．２　ミクロンの 厚さのシリコン薄膜で超薄型Ｓｏｌ材料上に構成される。これらの薄膜中のチャ ンネルドープ濃度は約５　Ｘ　１０１５ｃｍ−３のバルクドープ濃度によって決 定される。このチャンネルドープ濃度はサブミクロンＭＯＳＦＥＴ中のパンチス ルーおよびショートチャンネル効果を阻止するために一般的に必要な濃度より低 い大きさの程度にわたっているが、充分に機能する装置は一１５Ｖのバックゲー トバイアスの印加により得られる。もっと普通の（もっと高い）チャンネル注入 によるＮチャンネルＭＯ５ＦＥＴが同じウェハ上に形成された。２つの形式の装 置が比較されたとき、はぼイントリンシックなチャンネルを有するこの発明にし たがって形成された装置は電子移動度がｌｏＯｃｍ　２／ｖｓ以上に増加するこ とが認められた。サブしきい値スロープ係数Ｓ　（＋ｎｖ／ディケイ）もまた注 入されない装置において約１０ｍｖ／ディケイだけ減少し、改善されたターンオ フ特性が得られた。

この発明は各種の回路形態に適用可能である。ＣＭＯＳの実施例が第２図に示さ れている。Ｎチャンネル装置２０は構造の左側に示され、Ｐチャンネル装置２２ は構造の右側に示されている。両装置は第１図に示されたものに類似した方法で 構成され、ＮチャンネルＭＯ５ＦＥＴ２０の素子は文字Ａで識別され、Ｐチャン ネル間Ｏ３ＦＥＴ２２の素子は文字Ｂで識別される。反対極性のバックゲート電 圧が各基体８Ａ、　８Ｂに供給される。２つの装置の間をさらに分離するために それらは付加的な酸化物層２４上に構成され、この酸化物層２４は半導体基体２ Ｇによって支持されている。

第３図および第４図にはパンチスルーが阻止されるメカニズムが示されている。

第３図は０．３５ミクロンの厚さの埋設された酸化物層３０上の０．１ミクロン の厚さのシリコン薄膜２８により形成されたＭＯＳＦＥＴの電位分布を示してい る。ソース３２、ドレイン３４およびチャンネル３６の各領域はシリコン薄膜２ ８中に形成される。第３図においてはチャンネルドープ濃度は］、０１６ｃｍ− ’であり、一方策４図においてはチャンネルはほとんどイントリンシックである （約１０”ｃｔｎ−リ。−２ボルトのバックゲートバイアスが両方のＮチャンネ ル装置のシミュレーションのために使用された。第３図においては、従来のサブ ミクロンＭＯ８ＦＥＴにより必要とされるよりも少ないチャンネルドープ濃度に より、等電位線はチャンネル区域から外れるように偏向されていることが認めら れる。電気力線は等電位線に垂直であるから、これは電気力線がチャンネル区域 から順次偏向されて全ての経路でドレインからソースに延在しないことを意味す る。したがってパンチスルーは阻止される。第４図はソースおよびドレインから 出る電気力線はほとんど真のイントリンシックであるチャンネル領域に一層近接 するが、依然としてパンチスルーは生じない。

第５図は、超薄型ＳＩＭＯＸ薄膜上に形成された充分に空乏化されたほとんどイ ントリンシックであるＭＯＳＦＥＴの数値性を予測するために開発された解析モ デルの結果を示す。

この解析は共に充分に空乏化されたほとんどイントリンシックである（約１０” ｃｍ−リＭＯ５ＦＥＴに対するＳＯＩ薄膜の厚さの関数として最小チャンネル長 を描くことによって進められた。結果は深さの関数として均一なチャンネル不純 物濃度分布に対するものであった。はとんどイントリンシックの装置中のチャン ネル不純物濃度レベルは充分なバンチスルー保護を行うには低すぎた。バンチス ルーはドレイン縁部からソースに到達しないで上部および底部ゲートの両者に向 かう電気力線によって禁止される。この効果は解析中−５ｖであった供給された バックゲートバイアスによるものである。

増加されたＳＯＩ薄膜の厚さくチャンネルを含むシリコン薄膜の厚さ）のために 、第５図は適切な動作のための最小チャンネル長が線形より幾分中なく増加した ことを示す。０．５ミクロンのＳｏｌ薄膜の厚さに対して、最小チャンネル長は 丁度１：２の比に対して約１．１　ミクロンである。この比は０．２ミクロンの チャンネル長に対しては約１＝３であり、０．１ミクロンのチャンネル長に対し ては約１＝４である。

第６図は０．７５ミクロンのチャンネル長、２０ミクロンの幅、およびｏ、１ｇ ミクロンの厚さに構成され、８５度にの温度で１ボルトのドレイン・ソース電圧 で動作するＮチャンネル装置のゲート電圧の関数としてサブしきい値Ｉ−Ｖ特性 を示す。装置のＩ−Ｖ特性はＯからＩＯボルトに変化するバックゲートバイアス について示されている。このグラフから、装置の電圧しきい値がバックゲートバ イアスの適当な設定により予測で特表千３−５０３２２７　（４） きる態様で制御されることができることが認められる。望ましいターンオフ特性 および約０．４ボルトの適切な電圧しきい値がほぼ−４乃至−１Ｏボルトの範囲 のバックゲートバイアスで実現される。

第７図は、チャンネルの厚さ０゜２ミクロン、バルクドープ濃度約５　Ｘ　１０ ”ｃｌｌ−’のＮチャンネルＭＯ８ＦＥＴに対するゲート電圧の関数としてドレ イン電流およびトランスコンダクタンスを示しており、しきい値電圧の調整、或 いはバンチスルー注入は行なわれない。完全に機能的な装置は一１５ボルトのバ ックゲートバイアスにより得られた。左側の垂直軸の対数目盛りの電流値に対し てプロットされたドレイン電流曲線は、しきい値の下で顕著な電流を流すことな く３Ｖのドレイン電圧から離れることができることを示している。右側の垂直軸 の対数目盛りに対してプロットされたトランスコンダクタンス曲線は、装置が利 得を与えるように適切に動作することを示している。しかしながら−１５ボルト のバックゲートバイアスによっても、しきい値電圧はドープされたＮチャンネル 装置に関連する通常の正のしきい値電圧とは反対に殆どイントリンシックのチャ ンネルドープ濃度により負レベルにシフトされる。通常の超薄型Ｎチャンネル装 置によれば、カウンタドープはこの負の型の電圧しきい値を得るために必要であ る。

第８図および第９図はこの発明により製作された装置の温度依存性を示している 。特定の装置はチャンネルの厚さが０．１８ミクロン、実効チャンネル長が０． ７５ミクロン、チャンネルの幅が２０ミクロンで、殆どイントリンシックに近い （１０”Ｃ〔３）チャンネルドープ濃度のＮチャンネル２９３２ＭＯ３ＦＥＴで ある。この装置は増大された移動度を示したが、その低いしきい値電圧は室温の 動作に対しては適当でない。しかしながらしきい値は冷却された温度およびバッ クゲートバイアスの印加における動作により増加される。ゲートバイアスの関数 として測定された低いフィールドチャンネル移動度は室温で動作するのと比較し て８５度にの冷却温度において約２．５倍に増加された。室温および８５度Ｋに おける装置のトランスコンダクタンスおよび出力特性はそれぞれ第８図および第 ９図に示されている。ドレイン飽和電流は温度が減少するにしたがって約３０％ 改善されることが認められた。

このようにこの発明は改善された動作特性を示し、しかもチャンネル注入の必要 を避けた優れた超薄型ＭＯ８ＦＥＴを可能にする。この発明のいくつかの実施例 が図示され、説明されたが、当業者には多くの変形変更がこの発明の技術的範囲 を逸脱することなく行うことができることは明瞭であろう。

例えばこの発明の技術はＭＯＳＦＥＴではな（ＪＦＥＴにも適用することができ る。したがってこの発明は特定の記載されたちの以外の形態で実現できるもので あることを強調しておく。

距離　（ミクロン） ＦＩＧ、３゜ 距１１１！（ミグｂン） ｒＯ（アンペア） 国際調査報告 ６ＦＩＦｍｅ　　６６　／／Ｉｇ、１つ’ｌ−”国際調査報告 ＬＩＳ　８９０５３２７ Ｓ＾　　　３３４４０

Claims (12)

【特許請求の範囲】
1. １．互いに間隔を隔てたドープされたソースおよびドレイン領域と、前記ソース およびドレイン領域間に延在するほぼイントリンシックなチャンネル領域とを有 する半導体層と、前記ソースおよびドレイン領域間の電流を制御するためにチャ ンネル領域の一方の側に配置されたゲートと、チャンネル領域中に電界および電 化キャリアを誘起するためにバックゲートバイアス電圧を供給する手段とを具備 している電界効果トランジスタ。
2. ２．前記チャンネル領域は約１０１６ｃｍ−３より少ないドープ不純物濃度を有 している請求項１記載の電界効果トランジスタ。
3. ３．前記チャンネル領域の厚さと長さとの比が約１：２より小さい請求項１また は２記載の電界効果トランジスタ。
4. ４．前記チャンネル領域はサブミクロンの長さである請求項３記載の電界効果ト ランジスタ。
5. ５．前記チャンネル領域の厚さは約０．２ミクロンより大きくない請求項１乃至 ４のいずれか１項記載の電界効果トランジスタ。
6. ６．前記チャンネル領域の厚さと長さとの比が約１：４より大きくない請求項１ 乃至５のいずれか１項記載の電界効果トランジスタ。
7. ７．前記バックゲートバイアス電圧を供給する手段は、チャンネルの前記ゲート と反対側にある第１の絶縁層と、前記絶縁層のための半導体基体および電圧信号 を受けるための前記基体上の手段とを具備している請求項１乃至６のいずれか１ 項記載の電界効果トランジスタ。
8. ８．前記基体および半導体層はシリコンから形成されている請求項７項記載の電 界効果トランジスタ。
9. ９．前記半導体層の下にある第１の絶縁層と、前記チャンネル領域上の第２の絶 縁層とを具備し、前記バックゲートバイアス電圧を供給する手段はパンチスルー および他のショートチャンネル効果を制限するためにチャンネル領域に電界を与 える請求項１乃至８のいずれか１項記載の電界効果トランジスタ。
10. １０．前記第１の絶縁層の厚さは約０．３乃至０．５ミクロンである請求項９項 記載の電界効果トランジスタ。
11. １１．前記ＦＥＴはゲートに負電圧を供給することによってＰチャンネル装置と して動作され、前記バックゲートバイアス電圧は所望のしきい値を順次低下させ るために順次さらに負になるレベルに設定される請求項１乃至１０のいずれか１ 項記載の電界効果トランジスタ。
12. １２．前記ＦＥＴはゲートに正電圧を供給することによってＮチャンネル装置と して動作され、前記バックゲートバイアス電圧は所望のしきい値を順次低下させ るために順次さらに正になるレベルに設定される請求項１乃至１０のいずれか１ 項記載の電界効果トランジスタ。