JPH03503579A - 多チャネルデータ獲得装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多チヤネルデータ獲得装置 本発明は、全体としてデジタルプロセッサによるアナログデータの獲得装置に関 するものであり、更に詳しくは、多くの高速データ獲得チャネルを含むそのよう な装置に関するものである。

デジタルプロセッサによるアナログデータの獲得は、アナログ−デジタル変換器 によるアナログ信号のデジタル形式への変換と、変換されたデジタル値のプロセ ッサによるデータバスを介しての入力とを含むことが知られている。デジタル形 式によるデータは、プロセッサメモリに格納されてから、各種の目的のために更 に処理し、使用できる。デジタル変換と、検出したアナログ値の入力とを基にし たソフトウェア処理制御２ｐ装置は一般的である。他の目的は、診断目的のため に、変換されたアナログデータを用いる。それらの値は限界値または警報値に属 する。それらの装置の別のより有利な使用は、後の分析のために、多数のセンサ から物理的事象に関連するデータを集めることである。

物理的データを集め、それのデジタル化と記憶を行う装置は、ぼう大な量のデー タを解析する必要がある科学的装置においてｆ１９である。それらの装置を用い て有利である分野の例が物理学、天文学、医学、化学、特表平３−５０３５７９ 　（４） その他である。物理的事象データ獲得装置は、多くのデータチャネルを同時にデ ジタル化し、個々のデータを取出したチャネルの出力を効率的に記録するという 問題を一般に呈する。

この種のデータ獲得装置の有利な使用の特定の例が、高密度投影チャンバ（ＨＰ Ｃ）と呼ばれるたる形電磁熱最計に関連するものである。ＨＰＣは細かく砕かれ たガスサンプリング熱量計に関連するものであって、その内部でのエネルギー付 者の３次元局所化を行うために時間投射の原理を用いる。横断面がＵ形の一連の 比例管を用いて、ドリフトしている電荷を増幅し、それらの管のカソード上に誘 起された信号が一連のパッド上に集められる。トＩＰｃは１２８個の読出しパッ ドを含む。それらの各パッドは１４４個の部分に分けられるから、全部で１８４ ３２個の読出しチャネルがある。

この熱量計は、その中を通る光子、電子または他の荷電粒子により付着された電 荷を測定するために利用できる。基本的な素拉子研究のために荷電粒子を発生す る興味のある物理実験が大型の電子位置衝突装置において行われるであろう。そ の装置においては２本の荷電粒子ビームが衝突させられて、いくつかのより小さ い他の粒子を放射する。放出されたそれらの粒子は、それらの粒子がバレル熱量 計に入射した時にその中のガスへ伝えるエネルギーを測定することにより、検出 できる。

しかし、１個の光子とパイ中間子のエネルギーを分解するために、その例におけ る熱量計は、熱量計の各部分の９０ｃｍドリフト長にわたって、集められた電荷 を事象当り２５６回標本化せねばならない。これは１事象当り約４．７Ｘ１０６ 空間標本ものデジタル化された電荷情報を集める必要がある。更に、衝突装置の ビーム交差速度は、熱量計を通る粒子により付着される電荷のデジタル化が約１ ５ＭＨｚの周波数で行われることを要する。また、個々のパイ中間子と電子によ り付着される電荷は、粒子群または粒子シャワーに関して比較的小さい。著るし い飽和なしに、Ｏ＞２０ＧｅＶのエネルギーの最少電離粒子およびシャワーを標 本化するためには、約８００　：　１のダイナミックレンジを必要とする。した がって、そのような構造のデータ獲得装置は、非常に短時間で、かつ広いダイナ ミックレンジで大量のアナログ情報をデジタル形式へ変換せねばならない。

一般に科学的デジタル化装置においては、とくにＨＰＣの例においては、多くの データ標本中に関連しないデータ存在する時間が多くある。無関係な値、または 零値でも、そのようなデジタル化を行うためには記憶空間を占めるから、それら は捨てねばならない。しかし、そのような装置のための多数のチャネルのデータ 獲得の時間的な制約のために、データ処理を同時に行うことが困難になる。

多数のデータチャネルを有するデータ獲得装置の較正は更に困難を増す。デジタ ル化装置が正確な測定を行うことができる前に、各チャネルの利得値と零値をセ ットせねばならない。多数のデータチャネルでは手動較正は、または自動較正で も、かなりの時間がかかる。

多数のデータチャネルからのデータのデジタル化において遭遇する別の困難は、 獲Ｖ＃装置からホストプロセッサへのデータの効率的な転送である。大量のデー タを一方の装置から別の装置へ動かさねばならない時は、効率的な通信インター フェイスを用いねばならない。さもないと、獲得装置はデータの転送にデータの 獲得よりも長い時間を要する。デジタル装置のための効率の良いデータ転送法は 、ホストへ転送する前にデータを前処理できる転送階層を構成することである。

前処理は、処理装置を直列または並列に分布することにより、一層加速できる。

ホストプロセッサを多数の周辺装置へ接続するために用いられる効率の良い通信 インターフェイスがＦＡＳＴＢＵＳ　　（高速バス）である。

ＩＥＥＥ通信規格９６０−１９８６（ＩＥＥＥ　　５ｔａｎｄａｒｄ　　９６０ −１９８６　　ｆｏｒ　Ｃｏｎｎ＋ｕｎｉｃａｔｉｏｎｓ）を実現すルコのバス は、ホストおよびそれの周辺装置の間のデータと情報のための３２ビット幅のゲ ートウェーブである。

しかし、この効率的な通信インターフェイスは、分布前処理データ転送技術と階 層前処理データ転送技術の少くともも一方を利用するデータ獲得装置には用いら れていなかった。

発　　明　　の　　概　　要 本発明は、多数のチャネルからの情報を効率的にデジタル化し、それをホストプ ロセッサへ転送する装置を設けることにより、データ獲得装置のそれらの問題お よびその他の問題を解決するものである。

好適な実施例においては、データ獲得装置は複数のデータ獲得モジュールを含む 。各モジュールは多数の入力チャネルからのアナログ情報をデジタル化するよう にされている。各モジュールは、データをホストプロセッサへ転送するために効 率的な通信構造とインターフェイスする通信結合器を含む。ここで説明する実現 においては、通信結合器は各モジュールを高速バスバックプレーンへ接続する。

それからその高速バスバックブレーンはホストプロセッサへインターフェイスさ れる。

各データ獲得モジュールは、通信結合器に加えて、多数の入力デジタル化回路を 含む。それらの回路はフラッシュアナログ−デジタル変換器（ＦＡＤＣ）と、変 換された情報をバッファするキャッシュメモリと、このキャッシュ回路からのデ ータをサブモジュールバスへ読込むための手段とを含む。複数の順次タイムスロ ット（事象）をデジタル標本へ変換するために、モジュールはホストによりトリ ガされる。それらのデジタル標本はキャユメモリに記憶される。

各サブモジュールは複数の入力チャネルのキャッシュメモリをフロントエンドバ ッファ（ＦＥＢ）へ接続する。非零値のためにデータを濾波する零抑制回路がＦ ＥＢと各キャッシュの間にある。データの非零値だけが各キャッシュメモリから ＦＥＢへ通されるから、各ＦＥＢは２つの部分に分けられる。１つの部分はデー タ標本を格納し、別の部分はデータが取出されたタイムスロットに対応するデジ タル値を格納する。

アドレス発生器を含む零抑制回路は、しきい値の振幅としきい値の持続時間すな わち幅とを基にしてデータ値を除去する。データ値がキャッシュメモリから順次 クロツクされ、データが保持されるか否かをアドレス発生器が決定する。この選 択は、アドレス発生器により発生されたＦＥＢのアドレスにまずクロッキングし 、次にデータが零抑制基準を通ったかどうかに応じて重ね書きすることによりア ドレスを増すか、捨てるかによってデータを保持することにより行われる。零抑 制基準、好適な実施例においてはしきい値と幅は、ランダムアクセスメモリに記 憶される。そのメモリに記憶されているパラメータを変更するためにそのメモリ を読出し、および書込むことができる。

好適な実施例においては、データ標本があるしきい値をこえなければ零抑制が行 われる。そのしきい値はあるペデスタルレベルをこえる。ペデスタルレベルは、 較正動作中に、モジュールの各ＦＡＤＣの零値から決定される。データ標本がそ のしきい値の上であると、以後の２つの標本がそのしきい値より大きいと決定さ れて、それにより幅試験に合格するまで試験的に格納される。

ＦＥＢは関連する各メモリのための個々の記憶空間に更に区分される。それらの 空間はそのチャネルのための多数の事象を保持する。区分は、各事象がＦＥＢ中 の固定された場所で始まるようなものである。この位置における下位バイトはチ ャネルのための有効な語カウント、すなわち、非零データ値に対応するデータ語 の数を含む。

各モジュールはモジュールバスと、ランダムアクセスメモリを有するローカルプ ロセッサとを更に含む。

そのランダムアクセスメモリはモジュールバスへも接続される。モジュールバス は各サブモジュールのＦＥＢと、ローカルプロセッサと、モジュール事象バッフ ァメモリと、しきい値メモリおよび幅メモリと、通信結合器との間の通路として 存在する。ＦＥＢと、しきい値メモリと、幅メモリと、モジュール事象バッファ とはローカルプロセッサと通信ホストの記憶空間内に存在する。

このアーキテクチャにより、デジタル化されたデータを通信ホストへ転送するた めの有利な方法を提供する。第１の方法においては、通信ホストは、各モジュー ルの各サブモジュールのＦＥＢから直接アクセスでき、かつ直接アップロードで きる。あるいは、ローカルマイクロプロセッサは各サブモジュールからのデータ を事象バッファからアンプロードでき、通信ホストは各モジュールから各事象バ ッファをアンプロードできる。

各モジュールのローカルプロセッサは並列に動作して、ＦＥＢから各モジュール 事象バッファ中の１つの場所へのデータを処理する。その場所においてはデータ のより効果的なブロック転送が可能である。〇−力ルプロセッサは零抑制プロセ ッサと直列にも動作して、階層処理技術を提供する。また、ローカルプロセッサ はＦＥＢからのデータを、通信ホストと適合できるフォーマットへ再フォ−マツ ト化できる。更に、ローカルプロセッサを有する装置は付加データ抑制および解 析と、またはＦＥＢデータについてのフロントエンド処理を行うことができる。

ローカルプロセッサによる処理量は特定の用途に必要な程度まで可変である。ロ ーカルプロセッサプログラムがデータ収集前にモジュールのメモリにダウンロー ドされるから、任意の数の種々のプログラムを供給できる。

本発明の別の特徴に従って、各ローカルプロセッサはそれのモ゛ジュールに関連 するＦＡＤＣチャネルを自動較正できる。ローカルプロセッサは、通信ホストか らダウンロードされた較正プログラムを実行することにより、較正を行う。較正 プログラムは零抑制を不能にし、入力装置の静止事象時間中に取出されたある数 のデータ標本を平均化する。それらの標本から、ローカルプロセッサはそれの制 御下にある各チャネルに対するペデスタルレベルを計算する。全てのローカルプ ロセッサは並列に動作するから、面倒で時間がかかる較正を容易に行うことがで きる。

本発明のそれらの目的およびその他の目的、特徴、および面は、添付図面ととも に行う以下の詳しい説明を読むことにより明らかとなり、かつ十分に説明される であろう。

図面の簡単な説明 第１図は、本発明に従って制作されたデータ獲得装置を含む、物理的事象を測定 するための装置のシステムブロック図、第２図は第１図に示す事象発生器に関連 するモジュールの群化を示す、事象発生器のセグメントの１つの詳しいブロック 図、第３図は第１図と第２図に示されているデータ獲得装置の１つのデータ獲得 モジュールの詳しい機能図、第４図はモジュールバスと、ローカルプロセッサと 、高速バス結合器と、それらの相互接続との詳しいハードウェアブロック図、第 ５図は第３図に示されているモジュールに関連するタイミングおよび制御回路の 詳しいブロック図、第６図は第５図に示されている回路により発生された各種の タイミング信号とブロック信号の絵画的表現、第６Ａ図は装置の見張りドライバ の回路図、第７図は第３図に示す入力チャネル回路の詳しい電気回路図、第８図 は第７図に示すＦＡＤＣにより用いられる複数の基準電圧を発生する回路の詳し い電気回路図、第９図は第３図に示されている１つのサブモジュールのＦＥＢの 詳しい電気回路図、第１０図は第３図に示されている１つのサブモジュールのＦ ＥＢ中の記憶空間の割当ての絵画的表現、第１１図は第３図に示されているモジ ュールのしきい値メモリと幅メモリのための記憶空間の割当ての絵画的表現、第 １２図は第３図に示されているモジュールのＦＥＢメモリとしきい値メモリおよ び幅メモリのための制御回路の詳しい電気回路図、第１３図は第３図に示されて いるモジュールの零抑制回路を形成するしきい値メモリと、幅メモリと、アドレ ス発生器との電気回路図、第１４図は第１３図に示されている１つのアドレス発 生器の詳しい電気回路図、第１５図は零抑制回路により比較される各種のデータ 標本の絵画的表現、第１６図は第４図に示されているローカルプロセッサと、制 御インターフェイスと、仲裁論理と、制御状態レジスタと、割込み制御器との詳 しい電気回路図、第１７図は第４図に示されているモジュールメモリと、交差接 続と、メモリ制御器との詳しい電気回路図、第１８図は第４図に示されている高 速バス結合器の詳しいブロック図、第１９図は第１８図に示されている高速バス バックプレーンと高速バス結合器の間の通信を表わすタイミング波形の絵画的表 現、第２０図は第１図に示されているデータ獲？＃装置をｆｌｌｊｌｌｌｌする 実行プログラムのシステム流れ図、第２１図は第２０図に示されている初期化ル ーチンの詳しい流れ図、第２２図はしきい値較正動作の詳しいシステム流れ図、 第２３図は利得計算動作の詳しいシステム流れ図、第２４図はローカルプロセッ サによりホストへ送られる再フォ−マツト化されたデータブロックレットの絵画 的表現である。

好適な実施例の詳しい説明 第１図は特定の物理事象に関連するデジタルデータを獲得する装置を示す。この ＠置は本発明に従って製作されたデータ獲得装置を含む。この装置は、物理現象 の測定を行う多数のセンサを設けられた装置である事象発生器１０を含む。例と して、仕様は、ＮＰＣについて述べたバレル熱量計を事象発生器として用いる。

この特定の現象のためのデータ獲得は、多数のデータセンサを要求するが、事象 を正しく記録するために同時に動作する多くのセンサを要する点で同等である他 の多くの事象発生器がある。

第１図に示す装置においては、事象発生器１０は６個のセグメント１〜６を有す る。各セグメントは２４個のセクタを有するから、全部で１４４個のセクタがあ る。各セクタ１〜１４４は多数のデータセンサを有する。それらのセンサは１３ ，１５，１７，１９，２１．２３で概略的に示され、セグメントモジュール１２ ．１４．１６．１８．２０．２２の群をそれぞれ接続する。セグメントモジュー ルは各セクタとセグメントのために複数のモジュールを含む。したがって、セン サにより検出されたアナログ信号の全てをデジタル化するために十分な回路が設 けられる。セグメントモジュール１２〜２２は通信バス２５へ接続される。その 通信バスは事象の検出からの記録されたデジタルデータをインターフェイス２４ を介して通信ホスト２６へ転送する。好適な実施例においては、この通信バスは ２５はマスタ／スレーブ駆動される通信インターフェイスであって、高速バス（ ＦＡＳＴＢＩＪＳ　）と呼ばれる。

セグメントモジュール１２〜２２が高速バスバックプレーン２５へ容易に接続さ れるように、それらのセグメントモジュールは同一である。

通信ホスト２６はシステムホスト２８の制御下にあって、データ獲ｖｊ＃装置２ ７により測定されたデータを入力し、処理する。システムホスト２８は通信ホス ト２６とインターフェイス２４を介してデータ獲得装置２７へ通信する。事象制 御器３０は通信ホスト２６を介してシステムホスト２８と更に通信する。事象制 御器３０はタイミングおよびクロック線３２をセグメントモジュール１２〜２２ へ供給する。事象制御器３０はセンサ３５も有する。それらのセンサはｍ３４上 で読取られる。それらの線はデータは取らないが、事象中に得たデータの事象制 御と処理のためのものである。

動作時には、センサ線３４に取付けられているセンサ３５が、事象発生器１０の 物理的状態に関する特定のパラメータと待ち行列を検出し、事象制御器３０に、 データ獲得装置２５によるデータ獲得を開始させるためのトリガを発生させる。

データ獲得装置２５は多数のセンサ１３〜２３からの入力をデジタル化し、それ からこの得たデータを、完全な形または圧縮された形で９、高速バスバックブレ ーン２５を介して通信ホスト２６へ転送し、最終的にはシステムホスト２８へ転 送する。

デジタル化中に、検出された事象に関心がないことを事象制御器３０が決定した とすると、それはデータ獲ｍ装＠２７をリセットできる。したがって、この装置 事象（トリガ）中はデジタル化だけを行い、事象を決定するために必要な長さの 時間だけ事象は重要なデータを持つことができる。データに関心があると決定さ れると、それは格納され、更に処理される。セグメントモジュール１２−２２は 、重要なデータが格納されているか否かを通信ホスト２６へ通信する。

１つのセグメント群、たとえばセグメント群１２を有するモジュールのより拡張 された図が第２図に示されている。各セグメントモジュール群は２４ａのセクタ 群を含み、４０におけるセクタ１が例である。セクタ２〜２４はセクタモジュー ル５０〜６２としてそれぞれ表され、４０においてセクタ１が含んでいるのと同 じモジュールの構造と数を含む。セクタ１の群は４つのモジュール４２，４４， ４６，４８を備え、各モジュールは高速バスバックブレーン２５と、セグメント のそれぞれのセクタのための複数のセンサ３９とへ結合される。好適な実施例に おいては、各モジュール、たとえば４２は３２個のチャネルＯ〜３１からの入力 をデジタル化する。統計の装置、したがって、１４４個の各セクタ群のための装 置の１２８のチャネルは合計で１８，４３２チヤネルとなる。述べた特定の事象 発生器１０のために、事象当り２５６のタイムスロットが測定される。約４．７ Ｘ１０６デ一タ語の装置に対する総計のデジタル化された情報は、それにより事 象ごとに記録される。そのように大量のデータを比較的短時間で得るためには、 本発明により提供される、効率的で高速のデータ獲得装置を必要とする。

次に、多チヤネルデータ獲得装置の１つのモジュール、たとえば第２図に４２と 示されているモジュールの詳しいブロック図が示されている第３図を参照する。

モジュール４２は、モジュールバス７７へ接続されている複数のサブモジュール ６６．６Ｂ、７０．７２へ接続される。各サブモジュール、たとえば６６は複数 の入力チャネル回路を含む。それらの入力チャネル回路は入力チャネル群（たと えばチャネル群８０）と、零抑制回路８２と、ＦＥＢ　（ＦＥＢ＞８４と、ゲー ト８６．８８とを有する。チャネル群８０の各入力チャネル回路は入力増幅器９ ２と、フラッシュアナログ−デジタル変換器（ＦＡＤＣ）９４と、キャッシュメ モリ９６と、ゲート９８とを含む。

モジュールは、モジュールバス７７へ接続されているローカルプロセッサ１０４ と、モジュール１０２バスへ同様に接続されている関連するメモノ１０６とを更 に含む。モジュール４２の素子は、モジュールバス７７を高速バスバックブレー ン２５へ結合する通信結合器により完成される。

動作時には、それぞれの事象センサからのアナログ信号は増幅器９２へ入力され て差動増幅され、それからＦＡＤＣ２４により指定されたクロック速度でデジタ ル値へ変換される。それらのデジタル値は、全体の事象が記録されるまで（２５ ６標本）入力チャネル回路のキャッシュメモリ９６に一時的に記憶される。ロー ディングサイクルが終ると、群中の８個のチャネルの各キャッシュメモリからデ ータがＦＥＢ８４へ転送（ダンプ）される。群８０に対するキャッシュメモリの アンローディングは順次に行われ、次に始まる前に最初は終る。

Ｏ−ドサイクル中は閉じられるゲート８６はダンプサイクル中は開かれ、群８０ の開かれているゲートへ順次接続される。データは初めに零抑制回路８２へ流れ る。その零抑制回路はデータ値をあるしきい値以下、および捨てるべきある所定 の幅より狭くする。

関連するチャネル群のキャッシュメモリからのデータがサブモジュール６６．６ ８，７０．７２のＦＥＢへ転送された後で、データを通信ホスト２６ヘアツプロ ードするために２つの動作のうちの１つを行わせる。

第１の動作は、情報を直接とるために通信ホスト２６によるＦＥＢの直接アドレ ッシングを含む。通信ホスト２６は、サブモジュールのゲート８８をイネイブル し、それからＦＥＢ８４を直接アドレッシングすることにより、転送を行う。あ るいは、および一層有利であるが、ローカルプロセッサ１０４は、各サブモジュ ールに対する各ＦＥＢに格納されている情報の、モジュール事象バッファ１００ として示されているモジュールメモリ１０６の部分への転送を制御する。通信ホ スト２６は、モジュール事象バッファ１００をアドレッシングすることにより、 モジュールに対する全てのデータのブロック転送を行うことができる。デザイン の感度の高いアナログセンサをローカルプロセッサ１０４が妨げないように、サ ブモジュールのロードサイクルとダンプサイクルの間はローカルプロセッサ１０ ４は停止させられる。

図示の好適な実現においては、モジュール４２は情報の３２チヤネルＣＨＡＮＯ 〜３１をデジタル化できる。それらの３２チヤネルは８つの入力チャネル回路の 群に分けられる。この場合には各群は零抑制回路とＦＥＢを共用する。各群は零 抑制回路を共用するが、各入力チャネルが自身の抑制基準を持てるようにするこ とができる。８つの入力チャネルの群と、零抑制回路と、ＦＥＢとが４つのサブ モジュールの１つを形成する。４つのサブモジュールと、モジュール事象メモリ １０６と、〇−カルプロセッサ１０４と、モジュールバス７７と、通信結合器１ ０２とがモジュール４２を構成する。

０−カルプロセッサ１０４とモジュールバス７７のより詳しいブロック図が第４ 図に良く示されている。

モジュールバス７７は制御バス１０８と、１９ビツト幅のアドレスバス１１０と 、３２ビツト幅の双方向データバス１１２とを有する。この双方向データバスは データｍＤＯ〜Ｄ１５とデータｍＤ１６〜Ｄ３１を有する。モジ、ニールバス７ ７はローカルプロセッサ１０４と、通信結合器１０２と、モジュールメモリ１０ ６とに共通であり、それにより、ローカルプロセッサまたは通信ホストによる結 合器１０２を介してのモジュールメモリのアクセスを許す。

この装置は、プロセッサ、すなわち０−カルプロセッサ１０４と、ホストプロセ ッサのいずれが、バス８８をどれだけ長く、およびどのプロトコルにより決定す る仲＠論理１１４も含む。制御インターフェイス５６は、モジュールバス７７の 取扱いにローカルプロセッサと通信結合器を支援する制御信号も発生する。また 、データバスの線ＤＯ〜０１５上のデータを反対側のデータ１１０１５〜Ｄ３１ へ加え、および逆に加えることができるようにするために、制御インターフェイ スは制御信号を交差接続回路６０へ加える。モジュールを選択するために、アド レスバス１１０からの制御線により１１８における制御状態レジスタＣ８１０が 選択される。ひとたび選択されると、制御状態レジスタＣＲ８ｌ０は通信結合器 からのデータをデータバス１１２を介して入力する。それらのデータはローカル プロセッサ１０４に対する通信ホストの制御指令である。制御状態レジスタ１１ ８の指令は割込み制御器１２２により割込みへ翻訳される。それらの割込みは、 転送指令処理を選択された制御ルーチンに翻訳することをマイクロプロセッサ１ ２２に指令する。モジュールメモリ１０６からデータを読出したり、データをそ のモジュールメモリへ書込んだりするために、メモリ制御器１２４を〇−カルプ ロセッサ１０４と通信ホスト２６によりアクセスできる。

通信結合器１０２は３２ビツトデータバスを用い、マイクロプロセッサ１２２は １６ピツトデータバスを用いるから、データバス１１２を３２ビツトから１６ビ ツトへダイナミックに再構成する必要がある。これは交差接続回路１２８により 行われる。この回路は、３２ビツト語中の上側の１６ビツト中にあるデータをア クセスすることをマイクロプロセッサ１２２が試みる時に、データ４１０１６〜 ０３１をそれの対応するデータ線Ｄｏ〜Ｄ１５へ接続する。通信結合器１０２に より供給される制御信号は、マイクロプロセッサ１２２とモジューメモリ１０６ によりＨｇＨされる信号とは同じでない。したがって、高速バス結合器１０２か らの信号を適合する信号に変換するために制御インターフェイス回路１２６が設 けられる。

この装置は、個々の事象からのデータを更に処理するために受けさせたり、また は現在関心がないために捨てさせたりするための一連のトリガすなわち一連のレ ベルを有する。それらのトリガレベルは、装置がデジタル化できる大量のデータ のための前置フィルタまたは前置処理器を提供する。この装置は現在は、おのお の２５６ａｌの標本を有する１８．４３２個のセンサ出力チャネルを２２マイク ロ秒ごとにデジタル化できるように構成されている。このデータの全てを短い時 間で格納できるものとすると、ホストの処理性能と記憶装置は過大にされる。多 くの物理実験においてはデータの多くは探している事象を含んでいないために興 味のないものであるから、より高度な装置に頼ることがないように、装置の処理 サイクルの可能な最も早い時刻に余分な値を捨てるべきである。

したがって、第１のレベルにおいては、事象のためのデータ集めを始めるために 装置はトリガされる。この例では、このトリガは、熱量計中に電荷を生ずる２本 の粒子ビームと同時ではない。重要なデータが生ずる。すなわち、予め選別され た事象が起る可能性が高くなければ、トリガは装置へ加えられない。事象デジタ ル化の間またはＦＥＢにおけるデータのバッファ中に、事象データをこれ以上処 理すべきでないと事象制御器３０が決定すると、第２のレベルのトリガが装置を リセットする。デジタル化されたデータの転送は行われないが、その代りに装置 はアイドルモードヘサイクルバックし、次のビーム交差と同期した時に別の事象 をデジタル化する用意が直ちにできる。この優先トリガ装置では、多くの可能な 事象のうちのほんの少数だけが第１のレベルのトリガによりデジタル化される。

たとえば、１００個の可能な指示のうちの１つがデジタル化される。たとえば１ ００個の可能な事象のうち１つがデジタル化される。更に少数の、デジタル化さ れた後で興味があるものとして注目されたものとして注目されたものがＦＥＢに 格納される。たとえば、それらのデジタル化されたちの１００＠のうちの１個が ＦＥＢに格納される。ＦＥＢに極納されている事象のうち、その中のデータが零 制御により効果的に圧縮されている。

第３のトリガがローカルプロセッサ１０４により供給される。ローカルプロセッ サは各種の計輝、または他の装置機能により、モジュール事象バッファに格納さ れているデータを処理でき”Ｃ１それ以上の処理を要求できる情報をそれが含ん でいるかどうかを決定する。

この場合には、モジュールはデータレディを有することを通信ホストに信号する 。データが含んでいる情報が完全に零を抑制されたか、さもなければディスカウ ントされたとすると、モジュールはホストに信号しない。更に、ＦＥＢからモジ ュール事象バッファへのデータの転送中に、データを群にまとめられたプログラ ムにより更に圧縮できる。

階層トリガ手続きにより、関連する情報を含むことが知られている非常に圧縮さ れたデータパケットだけが最後の解析のためにホストへ転送される。データの流 れのあらゆるステップにおいて前処理またはデータ選別が行われて、関連しない デー・夕をなくし、関連するそのデータを圧縮する。更に、全体の事象とデータ 標本について知っていることがより増加するにつれて、前処理ステップは一層知 能的で、ますます複雑になる。

第５図は、第１図〜第４図に示されているデータ獲得装置のタイミング制面器の 詳しい回路を示す。一般に、ヂャネル電圧をデジタル数へ変換し、それらのデジ タル数をキャッシュメモリに格納し、キャッシュメモリをＦＥＢへアンロードし 、このプロセスのシステム制御を行うタイミング信号と可能化信号を発生するた めに、この回路により論理的に操作させられるいくつかの基本的なシステムタイ ミング信号がある。

アナログ−デジタル変換プロセスは２つのＲ−３双安定２００〜２０２と２進／ グレイカウンタ２０４により全体的に制御される。インバータ２０２により整形 された信号Ｗ／Ｃによって双安定２００がセントされる。Ｗ／Ｃ信号は、サンプ ルすべき事象が始まろうとしていることを装置へ警報する警報／クリア信号であ る。し７たがって、この信号は双安定２０２をセットして、装置のＱ出力端子に 信号ＬＯＡＤを生ずる。キャッシュメモリのためのロードサイクルが終ると、双 安定２００はＯ−ドが終り信号ＬＤＥＮＤによってリセットされる。警報／クリ ア信号Ｗ／Ｃとロード終り信号、ＬＤＥＮＤ、の間の時間は２０マイクロ秒であ る。ロードサイクルの後で、双安定２０２がセットされて、それのＱ出力端子に 信号ＤＬＩＭＰを発する。この信号はキャッシュをＦＥＢへアンロードする。双 安定２００は信号ＬＤＥＮＤによってセットされる。この信号はロードサイクル の終りと、ダンプサイクルの始りを示す。ダンプサイクルが終ると、双安定２０ ２はそれのリセット入力端子Ｒへ加えられる信号ＤＭＰＲ８Ｔによってリセット される。ダンプサイクルの長さは４５５マイクロ秒である。双安定２００と２０ ２はそれぞれのクロック入力端子ＧＫへ加えられたりセット信号によりクリヤさ れる。リセット信号は、新しい警報／クリヤ信号がロード／ダンプサイクルを直 ちに再スタートできるように、両方の双安定をクリヤする。これは第２のレベル のトリガであって、装置に現在ロードされているデータを除去する。

カウンタ２０４は２進／グレイカウンタであって、２進出力ＢＯ〜Ｂ７とグレイ コード出力ＣＡＯ／ＣＡ７を有する。カウンタ２０４のアドレス出力ＣＡＯ〜Ｃ Ａ７がキャッシュメモリのアドレス線へ接続されて、各アドレス増分に対して１ ビツト変化するだけであるグレイコードアドレスを全てが受けるようにする。こ のようにして、ノイズと安定時間によるアドレスの誤りなしに、キャッジコメモ リにＦＡＤＣから非速に飛速にロードできる。出力端子ＢＯ〜Ｂ７からの２進ア ドレスは、キャッシュメモリに記憶されている特定のデータ値のためのタイムス ロットを記憶するために用いられるようにする。キャッシュメモリは並列にロー ドされ、したがってアドレス出力ＣＡＯ〜ＣＡ７がＯ〜２５５からステップさせ られる。その後で、キャッシュメモリはＦＥＢにアンロードされ、アドレス出力 ＢＯ−Ｂ７がＯ〜２５５の８位から増加させられる。

カウンタの入力端子５ＬＩＢがＤ形双安定２０６の論理☆Ｑ出力へ接続される。

この出力はキャッシュメモリアドレスをＦＥＢアドレスに整列させるようにキャ ッシュメモリアドレスを調整する。カウンタのクロック入力ＣＬＫが信号５ＬＩ ＢＣＬＫを受ける。この信号は、カウンタがアドレスをＯ−ドサイクルに供給す るか、ダンプサイクルに供給するかに応じて変化する。

ロードサイクル中は、カウンタ２０４はクロックにより１４．６７５ＭＨｚの高 い速度でカウントされる。

そのクロックはナントゲート２０８と２１０を介して入力される。ナントゲート ２１０は、ナントゲート２０８ｍ２１２または２２４からの３１１！ｌの信号の うちの１つを通す負の真入力オアゲートとして構成される。

高速りＯツクがフラッシュ可能化信号、ＦＬＥＮ、と一致したとすると、その高 速クロックはナントゲート２０８を介してカウンタ２０４ヘイネイブルされる。

フラッシュ可能化信号はナントゲート２１６からの出力である。そのナントゲー トは、ＬＤＥＮＤ信号により決定されてロードサイクルが終らず、かつ☆リセッ ト信号により決定されて装置がリセットされないとすると、ビーム交差信号、Ｂ ＧＯ，は整形インバータ２１８から通させる。ロード終り信号また☆リセット信 号が生ずるまで、ＢＧＯ信号の立上り縁部においてＦしＥＮ信号をラッチさせら れるようにする。しかし、ＢＣＯ信号の前は、ブリサンプルウィンドウ信号ＰＳ Ｗが１４．６７５ＭＨｚクロックをナントゲート２１２を介して可能化できる。

このＰＳＷ信号は整形インバータ２２２を介して加えられる。

ダンプサイクル中は、より遅いクロック、４．５ＭＨｚ信号、が整形インバータ ２２６を介して入力される。ダンプ信号をナントゲート２２４の１つの入力端子 へ加えることにより、その信号はナントゲート２１０ヘゲートされる。ナントゲ ート２２４の他の入力は４．５ＭＨｚの信号である。ロードサイクルが終ると、 ダンプ信号は低から高への遷移を行い、ナントゲート２２４が開かれてりＯツク パルスがナントゲート２１０を通って流れるようにされ、より低い速度でカウン タをクロックする。

データ獲得装置の入力チャネル回路のための一般的な可能化信号のためにロード 信号とダンプ信号が更に用いられる。バッファ２，２８とバッファ２３０が可能 化信号を発生して、フラッシュＡ／Ｄ変換器が動作できるようになり、かつ入力 チャネル回路のキャッシュメモリの読出しと書込みを行えるようにする。バッフ ァ２２８の入力端子ＥＡとＥＢを接地することによりそのバッファは可能状態に される。したがって、それのＡＯ−Ａ３入力端子へ加えられた信号はそれのＹＡ Ｏ〜ＹＡ３出力端子に現われ、同様に、８０−８３入力端子に現われる入力がそ れのＹＢＯ−ＹＢ３出力端子に現われる。ロード信号は入力端子ＡＯ−Ａ３へ並 列に加えられて、バッファ２２８の出力端子に４個のフラッシュクロック可能化 信号、ＦＬＣＥＯ〜３となる。同様に、反転されたロード信号☆ＬＯＡＤがバッ ファのＢＯ−８３入力端子へ加えられる。それらの信号はキャッシュ書込み可能 化信号ＣＡＷＥＯ〜３となる。ＦＡＤＣヘバッファ２３０により１４．６７５Ｍ Ｈｚ信号が供給される。クロック信号がＡＯ〜Ａ３入力端子へ加えられ、ファン アウトされてＹＡＯ−ＹＡ３出力端子からのそれぞれのフラッシュクロック信号 になる。バッファ２３０からのキャッシュチップ可能化信号ＣＡＣＥＯ〜３が、 バッファの８０−８３入力端子へ加えられるオアゲート２３２からのキャッシュ 信号のファンアウトである。キャッシュ信号はロード信号またはダンプ信号の論 理組合わせであって、したがってロードサイクロとダンプサイクルの間に信号を アサートする。

リセットを行う回路は負の真入力オアゲート２３８を含む。装置により行われる リセットは２種類のうちの１つとすることができる。長いリセットＬＲ８Ｔはイ ンバータ２３６を介してオアゲート２３８へ加えられ、または迅速リセットＱＲ ８Ｔが整形インバータ２４２を介して装置により加えられる。オアゲート２３８ の出力はリセット回路へ直接加えることができ、またはリセットを加える前にイ ンバータ２４０により反転できる。

負の時間入力オアゲート２３２の出力によってトリガされるタイマ２３４により 長いリセットＬＲ８Ｔが発生される。長リセットＬＲ３Ｔのための別のトリガが 発生するためにいくつかの信号が供給される。第１のものは電源投入リセッ＋で あって、電圧＋■が抵抗２４６を介してコンデンサ２４４へ加えられる。電力が 回路へ加えられると、ゲート２３２の入力が低くなってタイマ２３４をトリガす る。同様に、モジュール回路により加えられるシステムリセットＳＢＲが同様な 結果を生ずる。接地線に押しボタンを取付けることにより、手動リセットが行わ れてゲート２３２への信号ＭＲ３Ｔを発生する。

キャッシュビジー信号ＣＡＢＵＳＹがモジュール内の他の回路へ加えられて〇− カルプロセッサ１０４を停止させ、キャッシュビジーが行われるまでモジュール メモリへのホストのアクセスを否定する。これにより、データ誤差を生じさせる ことがある妨害なしに事象データを変換し、格納するためのノイズのない環境を 生ずる。キャッシュビジー信号、ＣＡＢＬＩＳＹ、がナントゲート２５４によ・ り加えられる。それは、′ロード信号がオアゲート２５６を介してアサートされ た時に信号を開始して、リセット信号☆ＲＥ　Ｓ　Ｅ　Ｔ’がアサートされない ようにする。ダンプ終了信号が存在するまで、ＣＡＢＵＳＹ信号自体を保持する ことによりナントゲート２５８を介してロード信号がその信号をアサートさせる 。ＣＡＢＵＳＹ信号は、ダンプ信号が終るまで、ロード信号の始めからアサート される。

第５図のタイミング回路からの別の信号は信号Ｒ３Ａである。その信号は発生さ れてＦＥＢ回路をナントゲート２５０からの出力・、またはオアゲート２５２の １つの入力端子へ加えられる☆ＲＥＳＥＴ信号としてＦＥＢ回路をリセットする 。ナントゲート２５０からのＲ８Ａ信号は、ナントゲート２４６の出力端子から の信号およびＤ形双安定２４８のＱ出力からの信号の一致である。Ｄ形双安定の Ｄ入力端子は信号線Ｔ２５５へ結合され、それのクロック入力端子は、カウンタ ２４２のＴＤ１出力端子からトリガされる単安定２４４へ結合される。ナントゲ ート２４６はカウンタ２４２の出力信号ＴＤ２とＴＤ３の一致を検出する。カウ ンタ２４２は、それの入力端子ＩＮへ加えられるダンプクロック信号ＤＣＬＫに よりクロックされる。動作時には、この回路は８つのダンプサイクルの後でＦＥ Ｂをリセットして、各ＦＥＢに関連する８つのキャッシュメモリからの種々の事 象を記憶させる。

第６図は第１図に示されているデータ獲得装置のフロントエンドのためのタイミ ング波形を示す。一般に、ビーム交差信号５ｃｏｔたは第ルベルのトリガが２０ マイクロ秒のロードサイクルを始める。２０マイクロ秒のロードサイクル中に、 フラッシュクロックがキャッシュバッファに２５６個のデータ標本を充させる。

サンプリングは並列に行われるから、全てのモジュールのバッファは同時に充さ れる。この間に、ローカルプロセッサ１０４が停止させられて、モジュールバス を介してのホストからのメモリ転送が行われないように、キャッシュビジー信号 、ＶＡＢｔＪＳＹ、が高い論理レベルでアサートされる。キャッシュメモリを充 すために必要な２５６個のりＯツクサイクル（Ｔ２５５）の終りに、長さが４５ ５マイクロ秒であるダンプサイクルが始まる。これは、各モジュールのためのキ ャッシュメモリを多重化されたＦＥＢの１つにアンロードする。この時間中はキ ャッシュビジー信号ＣＡＢＩＪＳＹは連続してアサートされる。キャッシュバッ ファを充すためのロードサイクルが終った後の任意の時刻に、迅速リセット信号 ＱＲ３Ｔがダンプサイクルを停止させ、別のロードサイクルを直ちにトリガでき るように装置をリセットさせる。

第１のアドレスＣＡＤＯの後で、みはりタイマ（第６Ａ図参照）からの信号Ｏ３ Ａが高くセットされて、ロード信号の高から低へり遷移によりクリヤされないと すると、６００マイクロ秒後にリセットさせる。これに、より、装置がローカル プロセッサによりロードサイクルでロックインさせられるようにならず、かつホ ストがモジュールとの通信から閉め出されるように、ロードサイクルの時間を計 る。キャッジコピジー信号が終って、データがＦＥＢへ転送されると、装置のた めのビジー信号を打消づパルスＤＳＢが発生される。

第７図は、装置の入力チャネル回路の１つを有する詳しい回路を示す。前記モジ ュール４２はそのような回路を３２個有する。センサ出力電圧Ｖｓが高利得差動 増幅器３１０の反転入力端子と非反転入力端子へ加えられる。その差動増幅器３ １０の出力端子はＦＡＤＣ３１２の変換入力端子Ｖｉｎへ直結される。ＦＡＤＣ ３１２は、変換尺度と装置の利得を決定するための４つの基準電圧入力も有する 。基準電圧Ｖ　ｒｅｆと、それの４分の１増分３Ｒ／４．Ｒ／２．Ｒ／４がＦＡ ＤＣの同じ名称をつけられている入力端子へ加えられる。

ＦＡＤＣ３１２のデジタル出力８１〜Ｂ８がデータバス３１４によりキャッシュ メモリ３１６へ結合される。

データバス３１４はキャッシュメモリ３１６の入力／出力Ｂ　Ｏ−８７をＦＡＤ Ｃ３１２の出力端子８１〜Ｂ８、またはデュアル４ビツトドライバ３１８の入力 端子ＡＯ−Ａ３、ＢＯ〜Ｂ３へ接続する。キャッシュメモリ３１６は２５６Ｘ８ ビツトのランダムアクセスメモリであって、応答時間は３５＋１秒であり、３本 の信号線により制御される。メモリを読出させる第１の信号線は否定されたチッ プ可能化入力端子☆ＣＥである。これは、出力可能化入力ＧＥに組合わされ、そ れの入力端子ＡＯ〜Ａ７におけるアドレスに応じて、キャッシュメモリ３１６に データ語をデータバス３１４へ出力させる。キャッシュメモリ３１６の出力を可 能にする信号はＯＥであって、ドライバ３１８の可能化入力端子ＥＡとＥＢへ加 えられる。データをキャッシュメモリ３１６へ書込むために、書込み可能化入力 端子☆ＷＥが信号ＣＡＷＥを受ける。

動作時には、入力チャネル回路は電圧ＶＳをフラッシュクロック信号ＦＬＣの制 御の下にデジタル数へ変換する。デジタル数が決定されると、フラッシュクロッ ク可能化信号ＦＬＣＥがそのデジタル値をデータバス３１４に置く。正常動作に おいては、データがデータバス３１４に置かれると、チップイネイブル信号ＣＡ ＣＥと書込み可能化信号ＣＡＷＥが低い論理レベルでアサートされて、そのデー タをキャッシュメモリ３１６へ書込み可能にする。データの書込み場所は、グレ イコードであるアドレス線Ｂ　ＣＡＯ−Ｂ　ＣＡ　７により決定される。キャッ シュメモリ３１６には特定チャネルに対するデジタル値が順次ロードされる。そ れらの値は、センサ信号がサンプルされるタイムスロットに対応する２５６個の ８ビツトデータ語である。

キャッシュメモリ３１６がそれの内容をＦＥＢへ転送する用意ができると、出力 可能化信号ＯＥが低くアサートされ、読出すべきデータのアドレスがアドレス入 力端子ＡＯ−Ａ７へ供給される。これはキャッシュメモリ３１６にデータ値をデ ータバス３１４上に読出させ、ドライバ３１８を介して特定のＦＥＢにそれを出 力させる。ドライバ３１８は出力可能化信号ＯＥによっても可能状態にされる。

第８図は、基準電圧Ｖｒｅｆ　、３Ｒ／４．Ｒ／２．Ｒ／４を発生する回路を示 す。基準電圧Ｖｒｅｆ、３Ｒ／４゜Ｒ／２は６．５Ｖ入力か１３Ｌ／ギ１Ｌ／− １３３２，３２６，３３０によりそれぞれ発生される。バイアス回路３２０．３ ２４，３２８がそれぞれ調節されて正しい電圧比をレギュレータへ供給する。Ｆ ＡＤＣ３１２へ数直線応答を与える基準電圧Ｒ／４が、演算増幅器３３４の出力 に応答するＰＮＰトランジスタ３３６から発生される。

ＦＥＢの１つおよびそれに関連する制御回路の詳しい回路を第９〜１３図を参照 して説明する。１つのサブモジュールのためのＦＥＢが２つの８×８にランタム アクセスメモリ３４４と３５２（第９図）を有する。

各メモリが接続されているキャッシュメモリのための４つの事象まで格納できる ようにするために、各メモリは８つの１に区域に区分される。それの分割が第１ ０図に示されている。長さが２５６標本である事象が、それを格納するためのメ モリ内の場所を指定するためにアドレス線Ａ１０〜Ａ１２を要する。そうすると アドレス線入８〜Ａ９はチャネルのどの事象が格納されるかを定め、アドレス線 Ａ１０〜Ａ１２がどのチャネルがアクセスされるかを定める。ＲＡＭ３４４と３ ５２は同様に区分され、且つ関連するデータを格納するから、それらのＲＡＭは 鏡像である。ＲＡＭ３４４は変換されるデータ標本の値を格納し、ＲＡＭ３５２ はそのデータのタイムスロットを同じアドレスに格納する。

デュアル４ビツトドライバ３４０の入力端子ＡＯ〜Ａ３．ＢＯ〜Ｂ３およびそれ の出力端子ＹＡＯ−ＹＡ３、Ｙ８０〜ＹＢ３が低い論理レベルの信号ＥＮＡによ り可能化された時に、データはキャッシュデータバス３３８からドライバ３４０ を介してＲＡＭ３４４に入る。８ビツトデ一タ標本がメモリ３４４のデータ入力 端子Ｄ　Ｏ−Ｄ　７へ加えられ、特定の時刻にアドレス１１ＡＯ〜Ａ１２でアサ ートされたアドレス場所に格納される。メモリ３４４ヘデータ語を書込むために 同時刻にアサートせねばならない他の制ｗＪ信号はチップ可能化入力端子☆ＣＥ Ｉへの低い論理レベルと、書込み可能化入力端子☆ＷＥへの低い論理レベルであ る。ドライバ３４０へのキャッシュデータ入力は、ＦＥＢへ割当てられた８つの チャネルの１つからのものである。

キャッシュメモリのそれぞれの出力ドライバを多重化することによりデータ標本 が選ばれる。デュアル４ビツトドライバ３５６の入力端子ＡＯ−Ａ３とＢＯ〜Ｂ ３、出力端子ＹＡＯ−ＹＡ３とＹＢＯ−ＹＢ３が低い論理レベルの信号により可 能化された時に、ＲＡＭ３５２はデータ標本をドライバを介して同様に入力する 。

メモリ３５２のデータ入力端子Ｄｏ−０７へ加えられるデータ標本は、データを 現在転送しているキャッシュのアドレスであるから、データのタイムスロットが ＲＡＭ３４４に同時に格納される。タイムスロットが格納されるアドレスは、他 のメモリ３４４にデータが格納されているアドレスに対応する。メモリ３４４へ 加えられる書込み制御信号も、チップ可能化入力端子☆ＣＥ１と書込み可能化入 力端子☆ＷＥにおいてそれぞれアサートされることにより、メモリ３５２ヘデー タを書込むためにも用いられる。

メモリ３４４にデータが格納されるアドレスと、メモリ３５２にタイムスロット が格納されるアドレスは、アドレスをデュアル４ビツトドライバ３４８の入力端 子へ与えるアドレス発生器により決定される。このアドレス発生器からのアドレ スが、ＲＡＭ３４４と３５２のＡＯ−Ａ７入力端子へ接続されているアドレスバ ス３６６へ加えられる。入力端子ＡＯ−Ａ３とＢＯ〜Ｂ３および出力端子ＹＡＯ −ＹＡ３とＹＥＯ−ＹＥ３が低い論理レベルの信号により可能化された時に、そ のアドレスはメモリのアドレス入力端子へ転送される。

アドレス発生器は、あるデータ語を捨てる（零抑制）ことにより、ＲＡＭ３４４ へのデータ語格納と、ＲＡＭ３５２へのタイムスロットの格納とを制御する。デ ータがあるしきい値以下であると、アドレス発生器はＲＡＭ３４４のアドレスを 次のアドレスへ増加せず、したがって次のデータ標本を前のデータ標本に重ね書 きしてそれを捨てさせる。データ標本に対する幅の要求がバスしないとすると、 アドレス発生器はリセットされてそれら特定の標本を重ね書きする。アドレス発 生器がしきい値と幅の値に従ってアドレスを処理し、かつ変更する間に、ドライ バ３５６へのアドレス入力はタイムスロットを連続して順次増加する。したがっ て、データ標本がとられる特定のタイロムスロットは失われない。

一般に、ＦＥＢが組合わされる８つのデータキャッシュの全てがアンロードされ るまで、ＦＥＢへのアドレスは各データキャッシュからのデータの出力と同期し て変えられる。各チャネル転送が終ると、２４５個の可°能な値からＦＥＢに格 納される語の数がその特定の事象空間のアドレス零にロードされる。前記したよ うに、その特定の事象空間はアドレス！Ａ８〜Ａ１２により選択される。その時 間中にＲＡＭ３４４と３５２のアドレス線ＡＯ〜Ａ７は、デュアル４ビツトドラ イバ３５４の出力端子ＹＡＯ−ＹＡ３とＹＢＯ−ＹＢ３から得た値をロードする ことによりＲＡＭ３４４と３５２へ加えられる。ドライバ３５４の入力端子ＡＯ 〜Ａ３とＢＯ〜Ｂ３を接地し、低い論理レベル信号☆Ｔ２５５により入力と出力 を可能にすることによって、アドレスＯがＲＡＭ３４４と３５２へ加えられる。

その信号はアドレスＯをサブモジュールアドレスバス３６６を介してＲＡＭへ加 えさぜる。特定のアドレスのための値は、格納すべきアドレス発生器からの最後 の有効アドレスとして取られる。それは、ＲＡＭ３４４に含まれている２５６個 の可能な７からの数非零データ値である。この値はドライバ３４６を介してメモ リ３４４のＤｏ−０７入力端子へ加えられる。アドレスは、低いレベルの論理信 号Ｔ２５５で入力ＡＯ−Ａ３゜ＢＯ〜Ｂ３と出力ＹＡＯ−ＹＡ３．ＹＢｏ〜ＹＢ ３を可能化することにより供給される。同時に、特定の基準時刻からの事象の数 を表すデジタル値が、ドライバ３５Ｂを介してサブモジュールデータバス３６４ へロードされ、ＲＡＭ３５２の入力端子Ｄｏ−０７を介してそのＲＡＭへ入力さ れる。

各ＦＥＢへ、および各ＦＥＢから、情報を転送するために、この装置は、データ バス３６２に関連するトランシーバ３４２と、データバス３６４に関連するトラ ンシーバ３６０とを供給する。トランシーバ３４２の入力端子ＡＯ〜Ａ７がデー タバス３６２へ接続され、出力端子ＢＯ−８７がモジュールデータバス３６８へ 接続される。データが動く向きは各トランシーバ３４２と３６０の送／受入力Ｓ ／Ｒにより決められる。

ＦＥＢへデータを書込むために、低い論理レベルの読出し／書込み信号Ｒ／ＷＢ ＡＲが両方の送受入力端子Ｓ／Ｒへ加えられる。トランシーバ３４２と３６０の チップ可能化入力端子☆ＯＥへ別の制御信号ＯＢＳが加えられる。データが書込 まれるアドレスはモジュールバスのメモリアドレス線ＭＡ２〜ＭＡ９により供給 される。それらのアドレス線はドライバ３５０の入力端子ＡＯ−Ａ３とＢＯ−８ ３へ加えられ、信号ＥＮＢの低い論理レベルにより可能化された時に出力端子Ｙ ＡＯ〜ＹＡ３とＹＢＯ−ＹＢ２から出力される。モジュールバスからのアドレス はサブモジュールアドレス３６６と、ＲＡＭ３４４，３５２の両方のアドレス入 力端子ＡＯ−Ａ７へ加えられる。ＦＥＢからデータを読出すために、ＲＡＭ３４ ４．３５２からトランシーバ３４２，３６０をそれぞれ介してデータを出力し、 高い論理レベルの信号Ｒ／ＷＢＡＲを加えることにより、プロセスは逆にされる 。この構成により、入力チャネル回路の８つのキャッシュからＦＥＢを容易にロ ードでき、それから、モジュールバス７７を制御する通信ホスト２６または〇− カルプロセッサ１０４によりアンロードできるる ＦＥＢのための制御信号とタイミングの発生は第１２図にもっと明らかに詳しく 示されている。一般に、各ＦＥＢメモリに対して１組の可能化信号がある。そレ ラノ信号は４つの信号０ＢＳＲＷ、ＩＢＳＲＷ、２ＢＳＲＷ、３ＢＳＲＷを含む 。各信号は４つのサブモジュール群のうちの１つのための可能化信号である。

それらの各信号はそれぞれの群に対するＦＥＢのＧＥ２入力端子へ加えられる。

更に、タイミング可能化信号ＥＮＡとＥＮＢがある。各信号はキャッジコメモリ とモジュールバッファによるＦＥＢの読出しと書込みを区別する。また、全ての ＦＥＢへのデータの書込みを可能にするＦＥＢ書込み可能化信号ＦＥＢＷＥがあ る。また、更に、幅メモリおよびしぎい値メモリに対するデータの読出しと書込 みを制御する３つの可能化信号ＡＳＥ、ＢＳＥ、ＰＷがある。

キャッシュからのデータの転送中のＦＥＢメモリを可能にする主制御信号が信号 ＤＵＭＰである。このＤＵＭＰ信号はオアゲート４２０，４２２，４２４．４ニ ールのための可能化信号０ＢＳＲＷ、ＩＢＳＲＷ。

２ＢＳＲＷ、３ＢＳＲＷを発生する。更に、ＤＵＭＰ信号がアンドゲート４２８ においてタイムスロット信号Ｔ２５５に組合わされて、可能化信号ＥＮＡを発生 する。したがって、信号ＥＮＡは、語カウントと事象カウントがそれぞれのＦＥ Ｂへ書込まれる最後のタイムスロットＴ２５５を除き、ダンプの全時間中にアサ ートされる。ＤＵＭＰ信号はオアゲート４３０の負の真入力端子へも加えられて 、ダンプサイクルの全持続時間中にＦＥＢｉｌ込み可能化信号ＦＥＢＷＥをアサ ートする。したがって、それらの信号は、キャッシュメモリに格納されているデ ータをモジュールのＦＥＢメモリに書込むために必要な論理信号を供給する。

ローカルプロセッサ１０４または通信ホスト２６によるＦＥＢＩ７）読取りは、 図の残りの回路の一部により行えるようにされる。モジュールバス７７のメモリ アドレス１１ＭＡ１５．ＭＡＩ　６．ＭＡＩ　７．ＭＡＩ　８がアンドゲート４ ３２．４３４，４３６，４３８，４４０．４４２により解読されて、前記したよ うに可能化信号のゲートのための選択信号を供給する。メモリアドレス！ＭＡ１ ５とＭＡ１６の４つの組合わせがどのＦＥＢ　（サブモジュール）が、アンドゲ ート４４４゜４４６．４４８．４５０からのそれぞれのサブモジュール可能化信 号５ＵＢＯ−８ＵＢ３を可能状態にすることにより、読出されたり、書込まれた りする。それらの信号はオアゲート４２０〜４２６を介して送られて、可能化信 号０ＢＳＲＷ〜３ＢＳＲＷにそれぞれなり、各ＦＥＢを可能状態にする。モジュ ールバス上のデータを全てのバッファに対して同時に読出したり、同時に書込む ことばできず、したがってアドレス選択により区別せねばならないから、アドレ ス選択が必要である。メモリアドレスＩＭＡ１７とメモリアドレスｍＭＡ１８の 否定のアンドゲート４４２による組合わせから発生された別の可能化信号が、別 の可能化信号をアンドゲート４４４〜４５０へそれぞれ供給する。

したがってアドレスと記憶空間は各サブモジュールの各ＦＥＢに対して留保され る。

ローカルプロセッサ１０４または通信ホスト２６によるＦＥＢの読出しと書込み は、データ転送機能が行われない時にだけ行われる。したがって、アンドゲート ４５２からのアンドゲート４４４〜４５０に対する可能化信号は、キャッジコメ モリが使用中でないこと、およびモジュールｉｔ＋ＩＪＩｆ［］バスからのマス クリクエスト信号ＭＡＳが両方とも存在することを求める。キャッシュメモリが 使用中でないことは信号ＣＡＢＵＳＹの反転として復号される。ＦＥＢからモジ ュールバスへのデータの転送を行うことができる特定の時刻が、アンドゲート４ ５６からの可能化信号ＥＮＢによりセットされる。この可能化信号は、アンドゲ ート４４２の出力によるＦＥＢ記憶空間の選択と、キャッシュの使用中でない信 号との同時発生により発生される。ゲート４４２からのＦＥＢ記憶空間と、マス タ要求信号ＭＡＳと、Ｒ／Ｗ８ＡＲ信号を選択する２つの信号がアンドゲート４ ５４で組合わされて、そのゲートの出力をオアゲート４３０の別の入力端子へ接 続することにより、別のＦＥＢ書込み可能化信号ＦＥＢＷＥを発生する。その信 号は、モジュール制′ａ線Ｒ／ＷＢＡＲの論理レベルに応じて、読出しまたは書 込みのためにアサートされる。これにより、ＦＥＢサブモジュールがデータをモ ジュールバス７７を介してローカルプロセッサ１０４または通信ホスト２６へ供 給することを可能にするために必要な信号を完成する。

更にローカルプロセッサ１０４または通信ホスト２６は、可能化信＠ＡＳＥ、Ｂ ＳＥ、ＰＷを発生することにより、しきい値メモリと幅メモリとの間でデータの 読出しと書込みを行うことができる。一般に、可能化信号ＡＳＥ、ＢＳＥ１はナ ントゲート４５８．４６０からそれぞれ出力され、しきい値および幅メモリの２ 種類のバンクのいずれかを選択する。群中の最後の信号、すなわち、ナントゲー ト４６２からの変化アドレス信号ＰＷは、パルスのアドレスマルチプレクサと幅 メモリを主カウンタか・らメモリアドレスｍＭＡ２〜ＭＡ５へ切換える。これに より、モジュールバスのマスクがデータをそれらのアドレスに書込んだり、それ らのアドレスから読出しできるようにする。それは１６個所の場所の１つを選択 する。

メモリアドレス１ＭＡ６がナントゲート４５８と４６０へ取付けられて、線ＭＡ 　　−ＭＡ５上のアドレスが選択する１６の記憶場所の特定のバンクの選択を可 能にする。これにより、幅としきい値データに対して３２チヤネルのうちの１つ を選ぶ有利な方法が得られる。ナントゲート６２から出力されるＰＷ信号により ナントゲート４５８と４６０は可能状態にされる。この信号はキャッジが使用中 でない信号☆ＣＡＢＵＳＹと、アンドゲート４４０の出力端子からの幅メモリと しきい値メモリとの記憶空間の選択との一致である。

メモリアドレス線ＭＡ１・８と否定メモリアドレスＩＭＡ１７をアンドゲート４ ４０の入力端子ヘアサートすることにより、記憶空間の選択が行われる。ナント ゲート４５８と４６０に対する最後の可能化信号は、モジュールバス転送を示す マスクリクエスト信号ＭＡＳである。

第１３図において、関連するアドレス発生器３７２゜３７４．３７６．３７８に より、サブモジュールの各ＦＥＢに対するアドレスが発生される。それらのアド レス発生器は、キャッシュバスＯ〜３からのデータ入力の値と、しきい値により 供給されるデータの値と、メモリ３８０，３８２，３８４，３８６からの幅デー タの値とを基にして、メモリに対する値を発生する。

各メモリ３８０，３８２，３８４．３８６はデュアル４語ランダムアクセスメモ リを有する。客語は４ビツトを有する。メモリの１つ３８０が２つのサブモジュ ールのためのしきい値を格納し、他のメモリ３８２は２つのサブモジュールに対 する幅値と、しきい値の各群に対する１ビツトとを格納する。この区分により、 ２つのアドレス発生器に対して１６のしきい値語と１６の幅が得られる。しきい 値語は長さが５ビツトで゛あり、ｚＯ〜ｚ４、幅語は長さが３ビツトである、Ｗ Ｏ〜Ｗ２゜たとえば、アドレス発生器３７２に対するしきい値ｚＯ〜Ｚ４はメモ リ３８０の出力端子ＹＡＯ〜ＹＡ３からの出力と、メモリ３８２の出力端子ＹＡ Ｏからの出力である。アドレス発生器３７２に対する対応する幅値ＷＯ−Ｗ２は メモリ３８２の出力端子ＹＡ１〜ＹＡ３からの出力である。同様にして、アドレ ス発生器３７４に対するしきい値データｚＯ〜ｚ４の５ビツトはメモリ３８０の 出力端子ＹＢＯ−ＹＢ３からの出力と、メモリ３８２の出力端子ＹＢＯからの出 力である。同様に、アドレス発生器３７４に対する幅データＷＯ−Ｗ２の３ビツ トは、メモリ３８２の出力端子ＹＢ１〜ＹＢ３からの出力である。アドレス発生 器３７６と３７８の異なるバンクに対するそれぞれのメモリ３８４と３８６のた めに同一のメモリスキームが供給される。

幅およびしきい値メモリ３８０，３８２，３８４゜３８６は、書込まれるために 可能状態にされるのでなければ、アドレス発生器３７２，３７４，３７６．３７ ８へデータを供給するために可能状態にされる。タイミング回路（第５図）から タイミング信号Ｃ２５６゜Ｃ５１２，Ｃ１０２４を各メモリの入力端子ＡＯ−Ａ ２と８１〜Ｂ３へ加えることにより、幅値としきい値がメモリから読出される。

これにより、関連する８つの各チャネルに対するそれぞれのアドレス発生器のた めに１つの幅値と１つのしきい値が選択される。

各メモリの書込み可能化入力端子ＷＥ２へ加えられる可能化信号ＡＳＥとＢＳＥ 、および各メモリの書込み可能化入力端子ＷＥＩへ加えられるモジュール制御バ ス信号Ｒ／ＷＢＡＲの制御の下に幅値がしきい値メモリへ書込まれる。信号Ａ、 ＳＥとＣ３Ｅは書込むべきバンクを選択し、Ｒ／ＷＢＡＲが、メモリ３８０，３ ８２．３８４，３８６に対してデータの読出しと、データの書込みのいずれを行 うかを決定する。データの読出しまたは書込みを行うべきアドレスが、信号ＥＷ による選択の後で、モジュールメモリバス、ＩＭＡ２〜ＭＡ５によりマルチプレ クサ３８８を介して供給される。

各サブモジュールのアドレスカウンタは、８つのキャッシュメモリからの全ての 非零データをそれのそれぞれのＦＥＢに格納するために用いられる。サブモジュ ールごとに１つのアドレス発生器があり、各アドレス発生器は並列に動作してキ ャッシュメモリをアンロードする。１つのそのようなアドレスカウンタの詳しい 回路が第１４図により詳しく示されている。アドレス発生器は８ビツトカウンタ ３８２を基本的に有する。

そのカウンタの出力端子ＱＯ−０７がＦＥＢメモリへアドレスを供給する。アド レスカウンタ３８２の出力端子ＱＯ〜Ｑ７は８ビツトレジスタ３８４の入力端子 ＡＯ−Ａ７へ結合される。そのレジスタは、計禅された時刻におけるカウンタ３ ８２の特定の状態すなわち出力を格納し、それから、カウンタ３８２が入力端子 ＡＯ−Ａ７へ接続されているために、そのアドレスをカウンタへ再ロードする。

カウンタ３８２からの出力を前のクロック信号におけるのと同じアドレスすなわ ち、増加させられたアドレス、またはレジスタ３８４からリコールされたアドレ スのいずれにすべきかを決定するために用いられる。更に、回路３９６は、カウ ンタ３８２の出力をレジスタ３８４に格納すべき時を示す制御信号を発生する。

制御回路３９６は２つの比較器３９８と３９０を基本的に有する。それらの比較 器の出力はオアゲート３８６．３８８，３９４において論理的に組合わされて２ つの制御信号ＲＥＣＡＬＬと５ＴＯＲＥを発生する。

比較器３９８は、それの入力端子ＱＯＱ４への特定のチャネル入力に対して、キ ャッシュデータ標本し、それの入力端子ＰＯ−Ｐ７への入力と、しきい値データ 標本Ｚ　Ｏ−２４との間で比較を行うために用いられる。

オアゲート３９４の出力はＰがＱに等しいか、ＰＳＱより大きいかを示す。Ｐが Ｑより大きいことは、データ標本がしきい値テストをバスしたと、したがって暫 定的に格納できることを意味する。それからカウンタ３８２はアドレスを進ませ る。データ値がしきい値より大きいか、しきい値に等しいことが見出されると、 しきい値より小さいデータ値の後で、しきい値より大きい引き続くデータ標本の 数を決定するための新しいサイクルを開始するためにカウンタ３９２はクリアさ れる。比較器３９０においてカウンタ３９２の出力を語幅値ＷＯ〜Ｗ２と比較し 、データ標本　十分な数クロックサイクルに拡張することを指示する。これは、 ノイズであり得る１つの標本ではなくて、実際の事象の事象データ標本を決定す る。したがって、しきい値より大きい標本の数が幅値をこえたことを比較器３９ ０が決定すると、それは現在のアドレスをレジスタ３８４に格納する。さもない と、データ標本の数が幅しきい値に等しいか、大きいとすると、レジスタ３８４ に格納されているアドレスがリコール信号を介してカウンタ３８２に再びロード される。また、ゲート３８６と３８８を閉じて零抑制のないデータ記憶装置を構 成するために、オーバーライド信号ＯＶＲが供給される。装置で較正する目的で 、データをＦＥＢから零を抑制しない態様で読出すことができるように、この種 の獲得が用いられる。

第１５図は零抑制機能を絵画的に示す。ＴＳ　（ｎ＋１　）　〜ＴＳ　（ｎ＋４ ＞で起るデータ群化３９１が、長さが少なくとも３つの標本である幅テストと、 データが所定の振幅をこえなければならないしきい値テストとをバスしている。

第２の基準３９３はしきい値テストをバスしたものであって、暫定的に格納され るが、それに続くタイムスロットが空であるから後で捨てられる（重ね書きされ る）。しかし、３９５に第３の例で示されているようなデータは、しきい値レベ ルもこえていないから、何の応答も生じない。

第１６図と第１７図はローカルプロセッサ１０４と、モジュールメモリ１０６と 、メモリ制御器と、制御状態レジスタ１１８と、割込み制御器１２０との詳しい 電気回路図を示す。ローカルプロセッサ１０４は、１６ＭＨｚのりＯツク５２２ を有するモトローラ（ＭＯｔＯｒｏｌａ）　６８００マイクロプロセツサとして 実現されるマイクロプロセッサチップ５１４を含む。マイクロプロセッサ５１４ のデータ出力端子／入力端子はモジュールデータバス線Ｄｏ−０１５へ接続され る。交差接続回路１２８が２つの双方向トランシーバ５１０および５１２として 実現されている様子が示されている。

それらはモジュールデータバス線Ｄｏ−Ｄ１５をモジュールデータベース線Ｄ１ ６〜Ｄ３１へ接続する。これは、低い論理レベル信号ＧＡＴＥを発生し、それを トランシーバ５１０と５１２のチップ可能化入力端子☆ＣＥへ加えることにより 行われる。更に、ＢＯ〜Ｂ７側からの入力とＡＯ−Ａ７側への出力のために各ト ランシーバの方向ＭＳ／Ｒが選択される。マイクロプロセッサ５１４のアドレス 出力端子Ａ２〜Ａ１８はモジュールアドレスバスのメモリアドレス線ＭＡ２〜Ｍ Ａ１Ｂになる。メモリアドレス線Ａ１〜Ａ３により割込み制御器５１６が選択さ れる。その割込み選択器は、関数コード入力ＦＣＯ−ＦＣ２と割込み出力ＩＰＬ Ｏ〜ＩＰＬ２を供給する。また、割込み制御器は信号■ＰＡを発生する。通信ホ ストにより割込んで、ビットを制御状態レジスタにロードさゼるために割込み＃ Ｊｔｌ）器５１６はセットされる。制御状態レジスタ５１８は制御器＠ＲＤ１０ とＷＲｌｏを受け、それに対応して制御レジスタからデータを読出し、またはデ ータバスからデータを制御レジスタに書込む。制御レジスタのピッ１〜５，６ま たは７が割込みを行うためにセットされるかどうかを示すために、通信ホストか らのデータがモジュールデータバスを介して制御レジスタへ書込まれる。タイミ ング制御回路（第５図）からのダンプ終了信号が更に入力されてビット７をセッ トする。それにより７が割込み制御器５１６に割込まされる。割込み制園器５１ ６は、割込み確認応答でそれにサービスすることにより割込みに応答する。その 確認応答は制御状態レジスタ５１８に格納できる。確認応答された割込みはクリ ヤされるが、確認応答されなかった割込みは依然として継続中である。継続中の 割込みビット１ＮＴ５〜ＩＮＴ７は、確認応答されなければ、通信ホストにより モジュールＤＯ〜Ｄ３１を介して読出すことができる。

マイクロプロセッサ５１４は、モジュール制御バス線に含まれているいくつかの 制御信号を含む。直接メモリアクセスを制御する３つの信号がある。それらは信 号ＢＧ、ＢＲ，ＢＧＡＣＫを含む。信号ＢＲはバスリクエスト信号であって、モ ジュールバスの制御をある装置が求めていることを示すためにマイクロプロセッ サ５１４により受けられる。マイクロプロセッサ５１４は、それの最後の命令サ イクルを終った時に、バス許可信号で応答する。バスを利用している装置は信号 ＢＧＡＣＫ、またはバス許可確認応答で応答する。

更に、制御信号Ｒ／☆Ｗ、ＬＤＳ、ＵＤＳ、Ａｓ、ＤＴＡＣＫにより非同期バス 制御が行われる。データがマイクロプロセッサ５１４に関してどの経路を通って データバス上を流れるかを読出し／書込み信号Ｒ／Ｗが示す。データがマイクロ プロセッサ５１４からモジゴールバス上を流れていることを高レベル信号が示し 、データが周辺装置からそれへ流れていることを低レベル信号が示す。上側デー タストローブ線ＵＤＳと下側データストローブ線ＬＤＳが、１６ビツトデータ語 のどのバイトがアクセスされているかをそれぞれ示す。

アドレスストローブ信号ＭＡＳが、アドレス１ｌＡＡ１〜Ａ１８と機能コード線 ＦＣＯ−ＦＣ２が有効である時間感覚を定める。バスサイクルが終った時に、デ ータ確認応答信号ＤＴＡＣＫをマイクロプロセッサ５１４へ供給することにより 、周辺装置はそれに知らせる。

マイクロプロセッサ５１４のために用いられる他の２つの制御信号はＨＡＬＴ信 号とＲＥＳＥＴ信号である。１−ＩＡＬＴ信号は、装置に対してアサートされた 時に、マイクロプロセッサの動作を停止させる。次の命令で処理が始り、その後 で信号が終った時にマイクロプロセッサ５１４は停止させられる。タイミング回 路（第５図）からの信号ＣＡＢＵＳＹが制御インターフェイス５２０からのトＩ ＡＬＴ信号をアサートする。マイクロプロセッサ５１４ヘリセツト信号を加える と、それの次の命令のためにメモリ場所Ｏに格納されているアドレスで装置は開 始させられる。

モジュールメモリ１０６は４つの３２ＫＸ８ランダム７りｔスメ−Ｅ−ｊＪチッ ７５０２，５０４，５０６，５０８で構成される。モジュールメモリは２つの部 分とモジュール事象バッファに区分される。それらの部分には、マイクロプロセ ッサ５１４で実行できる制御プログラムが格納される。モジュール事象バッファ は、モジュールの４つのＦＥＢから転送されるデータを格納する。メモリチップ ５０２，５０４，５０６，５０８は３２ビツト幅の記憶装置を形成する。その記 憶装置の語長は３２にである。モジュールデータバス線ＤＯ〜Ｄ７はメモリ５０ ８のデータ入力端子へ接続され、線Ｄ８［）１５はメモリ５０４のデータ入力端 子へ接続され、線０１６〜０２３はメモリ５０６のデータ入力端子へ接続され、 線Ｄ２４〜Ｄ３１がメモリ５０２のデータ入力端子へ接続される。モジュールメ モリアドレス線ＭＡ２〜ＭＡ１６がメモリ５０２，５０４，５０６．５０８Ωア ドレス入力端子ＡＯ〜Ａ１４へ接続される。メモリに対するデータの読出しと書 込みはメモリ制御器５００により制御される。メモリ制御器は、メモリの出力可 能化入力端子☆ＯＥにおいてメモリを選択するために可能化信号ＳＥＬを供給す る。チップ可能化信号Ｃ８１とＯ８２がメモリのチップ可能化入力端子☆ＣＥへ 加えられて、一対のチップを選択させる。チップＷＥの書込み可能化入力がメモ リ制御器５００の書込み可能化信号ＷＥＩとＷＦ２により選択される。

メモリ制御器５００は同期バス１ＩｉｌＪ御信号Ａｓ、ＬＤＳ、ＵＤＳ、Ｒ／Ｗ ＢＡＲをマイクロプロセッサ５２４から受けてメモリに対するデータの読出しと 書込みを制御する。メモリ内のどの部分で装置をアクセスするか、すなわち、し きい値および幅メモリ、プログラムメモリ、またはモジュール事象バツア、を指 示するために、メモリ制御器５°ＯＯにメモリアドレスｌ１Ａ１７とＭＡ１８が 設けられる。通信結合器１０２からのアドレスストローブ信号ＡＳＬ　　とバス 許可確認応答信号ＢＧＡＣＫとメモリ１ＩｉＩＪＩｐ器５００へ供給されて仲＠ 論理を供給する。マイクロプロセッサ５１４により３２ビツト語のうちの上位１ ６ビツトがアドレスされると、トランシーバ５１０と５１２がその語の上半分を 、マイクロプロセッサが受けることができるデータ線ＤＯ−Ｄ１５ヘシフトさせ る。通信結合器は３２ビツト語のデータをデータバスＤｏ−０３１を介してロー ドまたはアンロードできる。

マイクロプロセッサ５１４によるプログラムの実行が、通信結合器制御空間にお いてはレジスタである制御レジスタ５１８により制御される。このレジスタのビ ット０は可能化ビットであり、ビット５，６．７はマイクロプロセッサ５１”４ へ対する割込みを発生するために用いられる。通信結合器によりビットＯがクリ ヤされると、マイクロプロセッサ５１４は、それの停止線とリセット線をアサー トすることによってリセット状態に置かれる。ビットＯがセットされると、リセ ット状態は終らされ、マイクロプロセッサはそれのリセットベクトルにおいて実 行を開始する。通信結合器からのリセットバス指令の後で電源が投入された時、 またはモジュールがスイッチから手動でリセットされた時にもリセット状態に入 る。ビット５，６．７がセットされると、それぞれ優先順位５．６．７でそれは マイクロプロセッサ５１４に割込ませる。マイクロプロセッサ５１４が割込みに 確認応答した時に、制御状態レジスタ５１８を適切にアクセスすることによって 各別込みビットをクリアできる。２個以上の割込みビットがセットされたとする と、割込みは正しい優先順位で割込みは順次起る。通信結合器はモジュールメモ リをアクセスするから、通信ホストは割込みを送る前に、したがって、多くの目 的に対して１つの割込みレベルを用いて、プログラムメモリ中の割込みベクトル を変えることができる。通常は、ボードに初めて電力が供給されると、プロセッ サをリセット状態に置くことによりプロセッサは不能状態にされる。それから、 通信ホストは、制御レジスタ５１８のビットＯでマイクロプロセッサ５１４を可 能状態にする前に、通信ホストは、割込みベクトル・とプログラム命令を含んで いるモモジュールメモリにプログラムをダウンロードする。　この装置のアナロ グ部は極めて高感度であるから、アナログ信号上の余分なノイズは慎重に避けね ばならない。モジュールがセンサからアナログデータを受けている間は、ローカ ルプロセッサの全てのデジタル処理活動を停止させることにより、そのノイズは 制御される。そのために、ＨＡＬＴ信号マ信号マイクロブザセッサ５１４ヘアサ ートめに信号をＣＡＢＵＳＹが用いられる。そうするとキャッシュ使用中信号が 終らされるまで、マイクロプロセッサ５１４に全ての活動を停止させる。その時 にはプロセッサはそれの正常な機能を行う。

通信結合器とマイクロプロセッサ５１４は同じバスを共用するから衝突が起きた 時にそれらは仲裁せねばならない。衝突の場合には、装置は通信結合器へ優先権 を与える。もっとも、重要な動作中はマイクロプロセッサが通信結合器を閉め出 すための手段が設けられている。この動作のタイミング図が第１９図に示されて いる。モジュールが通信ホストによりアドレスされていることを通信結合器が検 出すると、地理学的、論理的または放送アドレス選択を示す信号の論理和である 信号０Ｒ３ＥＬをそれはアサートする。信号０Ｒ３ＥＬはマイクロプロセッサ５ １４にバス要求ＢＲをさせる。現在のバスサイクルが終った時に、マイクロプロ セッサはバス許可信号で応答する。バス許可信号ＢＧを受けると、通信結合器は アサートし、モジュールに対するバス許可確認応答信号を高速バス・バスマスタ へ送る。アドレス確認応答信号を受けると、通信結合器は応答ＡＫを高速バス・ バスマスタへ送る。その高速バス・バスマスタは、われわれの場合には通信ホス ト２６である。

マイクロプロセッサ５１４は制御状態レジスタ５１８をアドレスできる能力も有 する。これによりマイクロプロセッサ５１４は割部状態レジスタ５１８の内容を 読出し、かつ修正できる「フラッグレジスタ」と呼ばれる別のレジスタはデータ 空間に設けられ、３ビツトを含むその３ビツトは通信結合器に、高速バス規格で 指定された特定の動作を行わせる。この群の最初のビットは「データレディ」ビ ットであって、これをセットすると通信結合器はＴ−ピン走査ケース３に応答さ せられる。第２のビットはＴ−ビン走査ケース３Ａに使用するための「使用目的 」ビットである。第３のビットは「モジュール使用中」であって、通信結合器が モジュールバスをとることから閉め出す。それら３ビツトの全てはマイクロプロ セッサ５１４または通信結合器によりセットできる。

第１８図は、モジュールバスを高速バスバックブレーンにインターフェイスさせ る通信結合器の詳しいブロック図である。通信結合器は、高速バスバックブレー ン信号線（ＥＣＬ）を一方の側で接続し、他方の側でチップ入力および出力（Ｔ ＴＬ）へ接続する複数のＥＣＬ／ＴＴＬトランシーバ５３４を有する。通信結合 器は結合器論理インターエイス５３０と２つのＡＤＩマルチプレクサ５３２，５ ３４も有する。高速バスのの定義は３２ビツトの多重化されたアドレスおよびデ ータバスを含むから、それらをモジュールバス７７のだめのアドレスバスとデー タバスに分離させるためにデマルチプレクサ５３２と５３４が用いられる。Ａ０ １５３２は高速バスアドレス／データバス、　Ａ／ＤＯ：１５、の下位１６ビツ トをデマルチブレックスする。バスはＡＤＩ５３２のＢＢＯ−ＢＢ１５へ入力さ れる。同様のやり方で、高速バスバックブレーンのアドレス／データバスの上位 ビット、Ａ／Ｄ１６：３１、がＡＤＩ５３４の入力端子ＢＢＯ−ＢＢ１５により 受けられる。それらアドレス／データバス線上の信号はＡＤＩ５３２とＡＤＩ５ ３４のそれぞれの出力端子ＤＡＯ〜ＤＡ５からモジュールメモリアドレス線ＭＡ ２〜ＭＡ３３ヘデマルチブレックスされる。モジュールデータバスＤｏ〜Ｄ３１ はＡＤＩ５３２とＡＤＩ５３４の出力端子ＤＡＯ〜ＤＡ１５からモジュールメモ リアドレス線ＭＡ２〜ＭＡ３３ヘデマルチブレツクスされる。バスの多重化また はデマルチブレックスは、ＡＤＩｆｆｉｌＪｔ［ｌバスにより結合器論理インタ ーフェイス５３０の制御下にある。２本のバスの多重化された性質とデマルチブ レックス化された性質を透明にするために、ＡＤＩ制御バスがＡＤ１５３２とＡ ＤＩ５３４の制御入力端子へＡＤＩ＃Ｊ６１１バスが取付けられる。

２つのＡＯＩマルチプレクサの制御に加えて、Ｉｔ）Ｉｎインターフェイス５３ ０は高速バスバックブレーンから制御信号を受ける。それらの制御信号はモジュ ールバスのための制御信号へ変換される。これとは逆に、〇−カルブＯセッサと 仲裁回路からの制御信号はトランシーバ５３４を介して通信ホスト２６へ、高速 バス制御信号入力に変換される。

データ獲得装置のシステム流れ図が第２０図に示されている。ブロックＡＩＯで 開始するために、通信ホスト２６はサブルーチン初期化を呼出す。このサブルー チンは通信結合器１０２を介して装置の全てのモジュールと通信し、装置のため の初期設定を行う。初期化の後で、装置を較正するかどうかプログラムが決定す る。較正が求められないとすると、データ獲得の必要性の判定がブロックＡ２６ で行われる。判定が出ることであれば、プログラムは戻り、後で再び呼出すこと ができる。ブロックＡ２６で行った判定が出ないことであればループが形成され る。ここに、ブロックＡ１２、Ａ２２．Ａ２６は次の指令が与えられるまで通さ れる。

装置を較正することをブロックＡ１２で判定したとすると、しきい値較正を行う か否かの判定がブロックＡ１４で行われる。それから、利得の較正を行うかどう かの判定をブロックＡ１６で行う。しきい値が較正されなかったとすると、プロ グラムは自動較正ルーチンを呼出し、ブロックＡ１８において利得を較正する必 要があるかどうかのテストの前に行う。同様に、ブロック７１６において、利得 を較正しないものとすると、ブロック２０において自動較正ルーチンが呼出され る。しかし、データを獲得するものとすると、ブロックＡ２４においてデータ獲 得プログラムが呼出される。

第２１図は、システムプログラムのブロックＡ１０において呼出されるサブルー チン初期化のより詳しい流れ図である。最初に、ブロックＡ２８において、通信 ホストは装置に必要な幅としきい値を各モジュールの幅メモリとしきい値メモリ に書込む。次のステップでは、モジュールの各ローカルプロセッサで実行するソ フトウェアが通信結合器を介してダウンロードされる。好適な実施例においては 、しぎい値と利得に対してプログラムは自動較正を行う。また、ソフトウェアは 各ローカルプロセッサ、にダウンロードされる。それらはＦＥＢからのデータ束 に圧縮される各ローカルプロセッサにダウンロードされ、通信ホストへ転送する ためにデータのフォーマットを再び変える。

次にブロックＡ３２とＡ３４において、モジュールの数と、モジュールの最初の バッド数が各モジュールメモリに書込まれる。物理的モジュールバックブレーン 内で動かすことができて、全て同一であるから、このステップは容易に適応でき るシステム構成を提供する。更に、後で通信プロセッサが各モジュールにそれの ソフトウェアの面について質問でぎるように、ダウン０−ド動作の日時を各モジ ュールメモリに格納できる。これにより、各モジュールに対する現在のプログラ ムを確実に動作させることができる。次にモジュールの制御状態レジスタ中のラ ンごットが、通信ホストがＡｓ／ＡＫロックを解除することによりブロックＡ４ ０において高速バス結合器を解除する前に、ブロックＡ３８において解除される 。その後で、ローカルプロセッサは割込み制御の下に自分のプログラムを実行し 、かつ装置は、通信ホストにより与えられたトリガ信号と全体的な方向信号で機 能する。

第２２図は、ローカルプロセッサにより自動的に行われるが、通信ホストにより 制御されるしきい値較正の詳しい流れ図を示す。この機能流れ図は各モジュール のローカルプロセッサにより行われる動作に関連して、通信ホストにより行われ る動作を示す。ホストとモジュールの間の通信は破線で表されている。

最初に、通信結合器上への割込み５の放送書込みによりホストはプロセスを開始 する。これにより、ローカルプロセッサ１０４は割込みを認識させられ、しきい 値較正プログラムへ飛越し、ブロックＡ５４においてモジュールメモリに格納さ れる。更に、ブロックＡ５６において、ローカルプロセッサはデータを格納すオ ーバライド信号をセットする。それからローカルプロセッサはダンプ割込みを待 つ。一方、ホストはブロックＡ４４でセンサに対する入力電圧を零ボルトにセッ トし、次にブロックＡ４６においてトリガパルスを発生する。装置はセンサの零 ボルトをデジタルデータへ変換し、そのデータを各モジュールのＦＥＢにダンプ する。プロセスが終ると、ブロックＡ５８において、割込み７がローカルプロセ ッサにそのデータをモジュールメモリへ転送させる。この転送中は、各チャネル に対するデータの加算がブロックＡ６０に保持され、各チャネルについてのデー タの自乗の和が保持されるように、データが各チャネルに対して加えられる。ホ ストは、トリガを与えた後は、全てのローカルマイ゛クロプロセッサが、ブロッ クＡ５０に続く前に、それらの計算を行うのに十分な時間だけ遅延させる。トリ ガの数が１００でないとすると、プロセスはくりかえされる。したがって、トリ ガの数がとるべきデータに等しいとホストが判定するまで、各モジュールについ ての各チャネルに対して平均１００の標本をとるプロセスが続けられる。その点 で、プログラムはブロックＡ５２へ流れ、そこで割込み６の全体的な放送書込み が発生されて、各ローカルプロセッサにしきい値の計算を開始させる。チャネル への入力が零ボルトの時の平均値はペデスタル値である。しきい値を計算するた めに、入力値の平方の和を用いて各チャネルに対する入力データの標準ｆｉＡ差 を計算する。平均と標準偏差で、たとえば平均値プラス平均からの３つの標準偏 差としてしきい値が発生される。データ値がこのしきい値より大きいとすると、 それが非零であることが統計的に確かである。ブロックＡ６６において、ローカ ルプロセッサがプログラムを出る前にそれらのしきい値は格納される。

一第２３図は自動利得較正の詳細な流れ図である。しきい値較正を行なうに際し 、ホストがまず、ブロックＡ６８で、通信結合器に対し割込み５を発生させる放 送書込みコマンドを出力する。割込み５はプログラム８４で各モジュールのロー カルプロセッサを利得較正プログラムにジャンプさせ、ブロックＡ８６で・各チ ャネルのアキコムレータをゼロにしてダンプ割込みを保護する。この間に、ホス トはブロックＡ７０で入力センサの基準電圧を設定する。この基準電圧は各ＦＡ ＤＣの利得に基づいて設定ディジタル値を生成する。さらにホストはブロックＡ ７２でトリガパルスを発生させ、システムが上記Ｍ準電圧をディジタル番号に変 換している期限遅延させる。上記変換が終了するとシステムはローカルプロセッ サに対し割込み７（ダンプ割込の終了）を与え、ローカルプロセッサはＦＥＢか ら送られたデータの転送を開始する。ブロックＡ９０において、ローカルプロセ ッサは各チャネル毎に２５６個のサンプルを加算し、そのチャネルの平均値を求 めて利得を計算する。この間に、ホストは変換及び転送に要する時間が経過した 後、割込み６を生成するためにブロックＡ７６で放送書込みを発生させる。割込 み６は各モジュールのローカルプロセッサを、各チャネル毎に計算した数値と公 称利得値とを比較するブロックＡ９２の比較プログラムヘジャンプさせる。この 比較に基づき、測定された各利得値における特定のエラービットを、較正されて いないチャネルをホストに知らせるためにセットすることができる。これらのエ ラービットがセラ１〜された後に、ブロックＡ７８でホストは、ブロックＡ９４ でデータが移動しているモジュール事象バッファの特定の領域から読み出された ブロックを行なうことにより、各モジュールから利得データを読み出す。システ ム全体から読み出されたデータはブロックＡ８０で再び利得を計算するために使 用するか、あるいはブロックＡ８２でシステムの誤りフラグをセットするために 使用することができる。

第２４図は再フォ−マツト化及びローカルプロセッサのデータ獲得プログラムに より供給されるデータ圧縮に応答してモジュール事象バッファに格納されたデー タを図示している。ＦＥＢ内のデータは事象が作成した零でない全てのデータを 含み、増幅値とタイムスロット値の形をとっている。通常は本発明の装置が累積 しようとするデータの形は一群の連続するタイムスロットにクラスター化され、 個々のサンプルとしては発生しない。実際、本発明の装置で設定される幅規準に より、データが要求する３個のデータ標本は少なくとも３個のグループにクラス タ化される。したがってタイムスロット値である多くの本質的でないデータを破 棄するためにデータ減縮方法が用いられる。このデータの自然クラスタ性のため 、データクラスタはチャネル番号、クラスタが始まる最初のスロット及びクラス タ中に存在するデータ標本の数によって表わされる。

このように、第２４図のフォーマットはクラスタのデータ圧縮技術を実行するた めのみならずデータを通信ホストへのブロック移行のために適当な形式にするた めにも設けられる。各データ群は３２ビツト語のブロックレットである。最初の 語はブロックレットの語カウントのために確保され、第２の語はブロックレット 内の１６ビツトのエラーフラグと１６ビツトのデータの形の記載（この場合はク ラスタデータである）のために確保される。ブロックレットの第３の語は第１の バイトにおけるモジュール数と第２のバイトにおける第１のチャネル又はパッド の数を含む。その後にデータサイズのためのバイトとトリガ計算数のためのバイ トが続く。その後データを有するモジュールの各チャネルのためのクラスタデー タの組が含まれる。クラスタデータは各チャネルに対する第１の語に形式化され 、そこでは最初の２バイトはチャネル数であり、第２および第３のバイトはチャ ネルの語カウントであり、第４のバイトはチャネルのためのクラスタの数゛であ る。

各クラスタフォーマットにおいては前半の語はクラスタにおける最初のスロット の値であり、後半の語はクラスフ内の増幅値を示している。このクラスタのフォ ーマット語の後にバイトフォーマットＡＯ−Ａ７における増幅数が続く。上述の 方法では１個のチャネルに対する全てのデータがフォーマット化された後、３２ ビットの配列を確保するため最後の語には“０″が挿入される。その後、次のチ ャネルが同様のフォーマットで格納され、全てのチャネルが記憶される。ブロッ クレットは最初の語と同一の語カウントの語全体で終了する。

以上実施例を詳細に説明したが、請求の範囲に記載された発明の精神及び範囲を 逸脱することなしに修正と変更を行うことは当業者にとって容易である。

亡Ｉｕｂ＾−さ　【ｋ ２５５Ｔ しυＭ　　　　　　　　　　　　　　　　　　　　　　　　ｄ５二ＵＳＥＣ−一 一一９翌７　　　　　　　　　　　　　　　　　　＋ｓｅ ニー＝７＝４７−ノＺ。

ＡＤＤＲＡＧに Ｅ−−−ＥＮ　−−−３［−−−ｏ　−−［−−−ｏ　−−−コトー〇−−−１ ｃｍ−−−−−−−−７′Ｏツクレ・）μ　ＷＣ（３２）　　−−−−−−−− −］

Claims (30)

【特許請求の範囲】
1. （１）多数のデジタルチャネルからのアナログ信号をデジタルサンプルへ変換し 、それらのデジタルサンプルをホストプロセッサへ転送するための多チャネルデ ータ獲得装置において、 ローカルプロセッサ手段と、モジュールメモリ手段と、チャネル変換手段と、Ｆ ＥＢ手段と、通信結合手段とをおのおの含む複数のデータ獲得モジュールと、そ れぞれのモジュールの各通信結合手段をホストプロセッサへ結合する高速通信経 路と、 を備え、各前記データ獲得モジュールは、前記ＦＥＢ手段と、前記モジュールメ モリ手段と、前記ローカルプロセッサ手段と、前記通信結合手段とを結合するモ ジュールバスを更に含み、前記モジュールバスは前記ＦＥＢ手段と前記モジュー ルメモリ手段の間、前記ＦＥＢ手段と前記通信結合手段の問、または前記モジュ ールメモリ手段と前記通信結合手段の問で双方向通信するようにされ、 前記チャネル変換手段は、前記データチャネルの少くとも１つからのアナログ信 号をチータサンプルへ周期的に変換する手段と、キャッシュメモリ手段と、前記 データサンプルを前記キャッシュメモリ手段に記憶させる手段と、前記キャッシ ュメモリ手段に記憶されている前記データサンプルを前記ＦＥＢ手段へ周期的に 転送する手段とを含み、 前記ホストプロセッサは、前記通信結合手段と前記モジュールメモリ手段または 前記ＦＥＢ手段との間の通信を製御し、 前記ローカルプロセッサ手段は、前記モジュールメモリ手段と前記ＦＥＢ手段ま たは前記通信結合手段との間の通信を制御する多チャネルデータ獲得装置。
2. （２）請求項１記載の多チャネルデータ獲得装置において、前記キャッシュメモ リ手段に記憶されている全データサンプルを周期的に転送する前記手段は、前記 キャッシュメモリ手段に記憶されているデータサンプルの特性に従って前記デー タサンプルを処理する手段、 を含む多チャネルデータ獲得装置。
3. （３）請求項２記載の多チャネルデータ獲得装置において、前記処理する手段は 、 前記キャッシュメモリ手段に記憶されているデータサンプルを圧縮する手段、 を含む多チャネルデータ獲得装置。
4. （４）請求項３記載の多チャネルデータ獲得装置において、前記キャッシュメモ リ手段に記憶されているデータサンプルを圧縮する手段は、 所定のしきい値より小さいデータサンプルを捨てる手段、 を含む多チャネルデータ獲得装置。
5. （５）請求項３記載の多チャネルデータ獲得装置において、前記キャッシュメモ リ手段に記憶されているデータサンブリングを圧縮する手段は、２つまたはそれ 以上の連続するデータサンプルの特性を基にしてデータサンプルを捨てる手段、 を含む多チャネルデータ獲得装置。
6. （６）請求項５記載の多チャネルデータ獲得装置において、前記捨てる手段は、 所定のしきい値より小さいか、ｎを整数値または零として、ｎ個のデータサンル が先行しないか、または、前記しきい値より大きいか、そのしきい値に等しいｎ 個のデータサンプルが続くデータサンプルを捨てる手段、 を含む多チャネルデータ獲得装置。
7. （７）請求項１記載の多チャネルデータ獲得装置において、前記キャッシュメモ リ手段に記憶されている前記データサンプルを前記ＦＥＢ手段へ周期的に転送す る前記手段は、 前記キャッシュメモリ手段の読出しアドレスからデータサンプルを読出し、デー タサンプルを前記ＦＥＢ手段の書込みアドレスに書込むためのアドレス発生手段 、 を備える多チャネルデータ獲得装置。
8. （８）請求項７記載の多チャネルデータ獲得装置において、前記アドレス発生手 段は、読出したデータサンプルの値を振幅しきい値と比較する手段と、次のデー タサンプルを読出すために読出しアドレスを増加する手段と、 前記比較されたデータサンプルの値が前記しきい値より大きいとすると書込みア ドレスを増加させる手段と、 を含み、次のデータサンプルを書込みアドレスに記憶させる多チャネルデータ獲 得装置。
9. （９）請求項８記載の多チャネルデータ獲得装置において、前記アドレス発生器 手段はは、前記現在のデータサンプルが前記振幅しきい値より大きければ前記書 込みアドレスを記憶する手段と、その後である幅しきい値をこえる連続するデー タサンプルの数を比較する手後と、 前記比較が前記幅しきい値をこえなければ前記書込みアドレスを前記記憶されて いるアドレスにリセットする手段と、 を更に含む多チャネルデータ獲得装置。
10. （１０）請求項９記載の多チャネルデータ獲得装置において、 特定のデータチャネルに対応する記憶場所に前記振幅しきい値を記憶させる振幅 しきい値メモリ手段と、特定のデータチャネルに対応する記憶場所に前記幅しき い値を記憶させる幅しきい値メモリ手段と、を更に含む多チャネルデータ獲得装 置。
11. （１１）請求項１記載の多チャネルデータ獲得装置において、 前記モジュールメモリ手段は、前記ローカルプロセッサ手段により実行可能な命 令を格納するためのプログラムバッファ手段と、前記ＦＥＢ手段から転送された データサンプルを格納するモジュール事象バッファ手段とに分けられ、 前記ローカルプロセッサは、前記プログラムバッファ手段に格納されている前記 命令を実行して、前記ＦＥＢ手段から前記モジュール事象バッファ手段への前記 データサンプルの転送を制御する手段を含む、多チャネルデータ獲得装置。
12. （１２）請求項１１記載の多チャネルデータ獲得装置において、 前記プログラムバッファ手段は、前記通信結合手段によりアドレス可能であるラ ンダムアクセスメモリを備える、 多チャネルデータ獲得装置。
13. （１３）請求項１２記載の多チャネルデータ獲得装置置において、 前記実行可能な命令の通信結合手段を介して各モジュールメモリ手段へダウンロ ードする手段、を更に含む多チャネルデータ獲得装置。
14. （１４）請求項１１記載の多チャネルデータ獲得装置において、 前記モジュール事象バッファ手段は、前記通信結合手段によりアドレス可能であ るランダムアクセスメモリを備える、 多チャネルデータ獲得装置。
15. （１５）請求項１４記載の多チャネルデータ獲得装置において、 前記実行可能な命令を通信結合手段を介して各モジュール手段へアップロードす る手段、 を更に含む多チャネルデータ獲得装置。
16. （１６）請求項１１記載の多チャネルデータ獲得装置において、 前記ローカルプロセッサは、前記プログラムバッファ手段に格納されている前記 命令を実行して、前記ＦＥＢ手段から前記モジュール事象バッファ手段への転送 中に前記データサンプルを処理する手段を含む、多チャネルデータ獲得装置。
17. （１７）請求項１６記載の多チャネルデータ獲得装置において、 命令を実行する前記手段はデータサンプルを前記通信ホストに適合できるフォー マットに処理する多チャネルデータ獲得装置。
18. （１８）請求項１６記載の多チャネルデータ獲得装置において、 命令を実行する前記手段はデータの特性に従って前記データサンプルを処理する 、 多チャネルデータ獲得装置。
19. （１９）請求項１８記載の多チャネルデータ獲得装置において、 命令を実行する前記手段は、どのデータが前記ＦＥＢ手段に格納されているかを 基にして前記データサンプルを圧縮する、 多チャネルデータ獲得装置。
20. （２０）請求項１９記載の多チャネルデータ獲得装置において、 命令を実行する前記手段は前記アップローナ手段と通信して、どのデータサンプ ルが前記モジュール事象バッファ手段へ転送されたかを指示する、多チャネルデ ータ獲得装置。
21. （２１）トリガ信号に応答して多数のデータチャネルをホストプロセッサにより 並列にサンブリングする過程と、 各チャネルのデータサンプルを関連する多数の第１のメモリに記憶する過程と、 前記第１のメモリに記憶されている複数のチャネルから前記チータサンプルを関 連する多数の第２のメモリへ転送する過程と、 前記第１のメモリから前記第２のメモリヘの前記転送中に前記データサンプルを 処理して、処理されたデータサンプルにする過程と、 前記処理されたデータサンプルを複数の第２のメモリから関連する多数の第３の メモリへ転送する過程と、前記処理されたデータサンプルを前記第２のメモリか ら前記第３のメモリヘの転送中に処理して情報サンプルにする過程と、 各前記第３のメモリからの前記情報サンプルを前記ホストプロセッサへ転送する 過程と、 を備える多数のデータチャネルからのアナログ信号をデータサンプルへ変換し、 データサンプルをホストプロセッサへ転送するための方法。
22. （２２）請求項２１記載の変換方法において、前記サンプリングする過程は、 特定の持続時間のロード期間中に複数の順次データサンプリングをサンプリング する過程、を含む変換方法。
23. （２３）請求項２２記載の変換方法において、前記データサンプルを前記第１の メモリから前記第２のメモリへ転送する前記過程は、 特定の持続時間のダンプ期間中に、複数のチャネル中の次のチャネルのデータサ ンプルの転送前に、１つのチャネルからの全てのデータサンプルを順次転送する 過程、 を含む変換方法。
24. （２４）請求項２３記載の変換方法において、前記サンプリング過程を前記第１ のメモリから前記第２のメモリヘのデータサンプルの前記転送過程より高速で行 う変換方法。
25. （２５）請求項２３記載の変換方法において、前記処理されたデータを前記第２ のメモリから前記第３のメモリへ転送する前記過程は、 前記ロード期間中および前記ダンプ期間中は前記処理過程を停止する過程、 を含む変換方法。
26. （２６）請求項２３記載の変換方法において、前記データサンプルを処理する前 記過程は、 前記データサンプルをより少いデータサンプルに圧縮する過程、 を含む変換方法。
27. （２７）請求項２６記載の変換方法において、前記圧縮過程は、 しきい値より小さい振幅のデータサンプルを捨てる過程、 を含む変換方法。
28. （２８）請求項２７記載の変換方法において、前記捨てる過程は、 捨てられた前記データサンプルを前記第２のメモリに書込む過程と、 前記捨てられるデータサンプルが前記しきい値より小さいかどうかを判定する過 程と、 前記捨てられるデータサンプルを前記しきい値をこえるデータサンプルに重ね書 きする過程と、を含む変換方法。
29. （２９）請求項２６記載の変換方法において、前記圧縮過程は、 しきい値より小さい幅を有するデータサンプルを捨てる過程、 を含む変換方法。
30. （３０）請求項２１記載の変換方法において、前記処理されたデータサンプルを 処理する過程は、前記情報サンプルを前記ホストヘの転送に便利な書式に書式化 する過程、 を含む変換方法。