JPH0350421B2 - - Google Patents

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JPH0350421B2
JPH0350421B2 JP61299798A JP29979886A JPH0350421B2 JP H0350421 B2 JPH0350421 B2 JP H0350421B2 JP 61299798 A JP61299798 A JP 61299798A JP 29979886 A JP29979886 A JP 29979886A JP H0350421 B2 JPH0350421 B2 JP H0350421B2
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capacitance
capacitor
capacitors
trim
primary
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Jee Karahan Junia Maikeru
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Crystal Semiconductor Corp
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Publication date
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Publication of JPH0350421B2 publication Critical patent/JPH0350421B2/ja
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    • H03M1/1057—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values
    • H03M1/1061—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values using digitally programmable trimming circuits
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    • G01—MEASURING; TESTING
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Description

【発明の詳細な説明】 本発明は電子回路に関し、より具体的には、モ
ノリシツク集積回路に於て２値のウエイトづけさ
れたキヤパシタンス値を較正したアレイを提供す
る方法に関する。
逐次比較型のアナログ−デジタルコンバータ
は、一般的に２値でウエイトづけされた
（binarily weighted）プレシジヨン抵抗器又はキ
ヤパシター要素のアレイを含んでいる。この様な
２値のウエイトづけされたアレレイにあつては、
該アレイの各要素の抵抗値又はキヤパシタンス値
はアレイのもう１つの要素の値のちようど２分の
１であることが理想的である。ビツト数が14より
も多いアナログ−デジタルコンバータに於て、今
まで正確さが要求される要素を非常に精密に作る
ことは困難であり、且つ費用の掛かることであつ
た。
アナログ−デジタルコンバータと結合して使用
される要素のこの様なアレイを提供するのに用い
られてきた１つの方法として、ニクロム抵抗器の
レーザトリミング（leser trimming）がある。
しかし乍ら、２値でウエイトづけされた要素を最
初にどんなに正確に作つたとしても、温度変化及
び要素の値の長期間のドリフトによつて変換エラ
ーが常に生ずる。それ故、要素の値のアレイは
時々較正することが望ましい。アナログ−デジタ
ルコンバータは初期製造の後に較正することがで
き、外部要素を用いないで較正するものを自己較
正回路と称するものとする。大きさ、信頼性及び
経済性を満足させるために、自己較正回路は、現
在の処理技術を用いてモノリシツク集積回路の中
で作るのに適当な要素だけを用いることが望まし
い。
１つの自己較正回路が提案されているが、これ
は、２値がウエイトづけされた理想的な値に出来
るだけ近付けて初期製造されたMOSキヤパシタ
ーのアレイを利用している。提案されている回路
は標準のCMOS又はNMOS技術を用いて実行す
ることが出来る。較正している間、キヤパシタン
ス値のエラーは測定され、デジタルコードとして
メモリーの中に記憶される。これ等のデジタルコ
ードは演算処理され、アナログ電圧を発生させる
のに用いられる。アナログ電圧はデジタルからア
ナログへの変換器を用いて前記エラーが訂正され
る。提案された回路は可成り複雑であり、又、ア
ナログ電圧を発生させ、それを利用して判明した
エラーを訂正するプロセスはそれ自身がエラーな
しという訳にはいかない。
従つて、モノリシツク集積回路の中で複数のキ
ヤパシタンスの値を調節し、複数のキヤパシタン
スが非常に高い精度で２値のウエイトづけがされ
たシーケンスを形成出来る方法が必要とされる。
この様な方法はキヤパシタンス値のアレイを連続
的に較正することが出来るように、時々繰り返し
行なわれることが更に望ましい。
本発明のもう１つの目的に於ては、アナログ−
デジタルコンバータにおけるキヤパシタンスを２
値でウエイトづけされたアレイとするために自己
較正処理を連続的に行ない、アナログ−デジタル
コンバータの使用者に対してトランスペアレント
（transparent）であることが望ましい。
本発明は、キヤパシタンスの２値がウエイトづ
けされたアレイとするため、キヤパシタンスを自
己較正する方法を明らかにするものである。この
方法は現在のMOS処理技術を用いて容易に且つ
経済的に作ることの出来る回路と結合して用いる
ことにより、モノリシツク集積回路に実施するこ
とが出来る。自己較正方法はマルチステツプ式の
手続であつて、これはアナログ−デジタルコンバ
ータの変換動作のような他の回路動作でインター
リーブされ連続的に行なうことが出来る。
本発明の望ましい実施例を図面に基づいて説明
する。
第１Ａ図は、本発明の方法に基づいて、キヤパ
シタンス値を２値で重みづけするシーケンスを形
成するのに用いられる回路を示している。第１Ａ
図の回路全体を引用符号１０で示す。回路１０は
電圧コンパレータ１２、CREFで表した基準（リ
フアレンス）キヤパシター、キヤパシター１４，
１６，１８から構成される一次キヤパシターのセ
ツト、キヤパシター２０，２２，２４から較正さ
れるトリムキヤパシターの第１のセツト、キヤパ
シター２６，２８，３０，３２から較正されるト
リムキヤパシターの第２のセツト、キヤパシター
３４，３６，３８，４０，４２から較正されるト
リムキヤパシターの第３のセツトを含んでいる。
回路１０のキヤパシターは各々の１端子がフロ
ーチングノード４４に接続される。リフアレンス
キヤパシターCREFはスイツチ４６を通じて接地
ノード（GND）又はリフアレンス電圧（VREF）
の何れかに接続される。
トリムキヤパシターの第１のセツトのトリムキ
ヤパシター２０，２２，２４は各々が一次キヤパ
シター１４と繋がり、一次キヤパシター１４と並
列に接続してもよく、或は又夫々スイツチ４８，
５０，５２を通じて接地してもよい。同様に、ト
リムキヤパシター２６，２８，３０，３２の各々
は一次キヤパシター１６と繋がり、一次キヤパシ
ター１６と並列に接続してもよく、或は又、夫々
スイツチ５４，５６，５８，６０を通じてアース
に接続してもよい。同じようにして、トリムキヤ
パシター３４，３６，３８，４０，４２は各々が
一次キヤパシター１８と繋がり、一次キヤパシタ
ー１８と並列に接続してもよく、或は又夫々スイ
ツチ６２，６４，６６，６８，７０を通じて接地
してもよい。
電圧コンパレータ１２の正の入力はアースに接
続され、負の入力はフローチングノード４４に繋
がつている。電圧コンパレータ１２は、合成され
た出力を供給する。合成出力（Result Output）
はスイツチ７２を通じてフローチングノード４４
に接続することが出来る。
一次キヤパシター１４とトリムキヤパシターの
第１のセツトを並列に接続して得られるキヤパシ
タンスはメインスイツチ７４を通じてリフアレン
ス電圧VREF又はアースの何れにも接続できるよ
うにする。同じように、一次キヤパシター１６と
トリムキヤパシターの第２のセツトを並列に接続
して得られるキヤパシタンスはメインスイツチ７
６を通じてリフアレンス電圧VREFに接続しても
又はアースの何れにも接続できるようにする。
第１Ａ図の実施例の回路は、キヤパシタンス値
の２値がウエイトづけされたシーケンスを形成す
るためのものであつて、一次キヤパシター１４の
合成キヤパシタンスは一次キヤパシター１６の合
成キヤパシタンスの２分の１であつて、一次キヤ
パシター１８の合成キヤパシタンスの４分の１で
ある。
ターゲツトとするキヤパシタンス値は、回路１
０の２値がウエイトづけされたシーケンスを形成
するという目的と適合させるため、回路１０のキ
ヤパシターの各々に対して選択されねばならな
い。最初に、リフアレンスキヤパシターCREFに
対する適当な名目上のターゲツト値が選択され
る。MOSモノリシツク集積回路の中で都合よく
実施するために、リフアレンスキヤパシター
CREFの名目上のターゲツト値が選択される。
MOSモノリシツク集積回路の中で都合よく実施
するために、基準キヤパシターCREFの名目上の
ターゲツト値は、例えば1.0pFである。一次キヤ
パシター１４はリフアレンスキヤパシターCREF
の約95％の名目上のキヤパシタンスを持つように
一応設計される。
トリムキヤパシター２０，２２，２４の第１の
セツトは、キヤパシタンス値が一次キヤパシター
１４の約10％の範囲内で調節可能となるように設
計する。トリムキヤパシター２０，２２，２４
は、２値の重みづけがされて一連の値を有する名
目上のキヤパシタンス値としてもよく、キヤパシ
タンスが互いに等しくなるように設計することも
出来るし、或は又、順次形成される値の各々が先
行する値の２分の１乃至１倍のノンインクルーシ
ブ（non−inclusive）の範囲内になるような名目
上のキヤパシタンス値を持つように設計すること
も出来る。同じようにして、一次キヤパシター１
６は名目上のキヤパシタンス値が較正されていな
い回路における理想キヤパシタンス値の約95％と
なるように設計することが出来る。リフアレンス
キヤパシターCREFが1.0pFの場合、一次キヤパ
シター１４と繋がつた最終の合成キヤパシタンス
の理想的な値は1.0pFであつて、一次キヤパシタ
ー１６に繋がつた最終の合成キヤパシタンスの理
想的な値は2.0pFである。
トリムキヤパシター２６，２８，３０，３２の
第２のセツトは、第１のキヤパシター１６と繋が
つた最終の合成キヤパシタンスの理想値の約10％
の調節可能な範囲をもつように設計される。
同じようにして、一次キヤパシター１８は、名
目上のキヤパシタンス値が２値でウエイトづけが
された理想的な最終の合成キヤパシタンス値（例
えば4.0pF）の約95％となるように設計され、そ
れと関連したトリムキヤパシター３４，３６，３
８，４０，４２の第３のセツトは、キヤパシタン
スの名目上のトリミング範囲が係る理想値の約10
％となるように設計される。
トリムキヤパシターの第１のセツトと同じ要領
にて、トリムキヤパシターの第２のセツトとトリ
ムキヤパシターの第３のセツトは、各キヤパシタ
ーは２値でウエイトづけされた値を順次形成する
ように設計される。各値は先行する値の２分の１
乃至１倍のノンインクルーシブの範囲内となるよ
うに設計してもよく、或は又等しいキヤパシタン
ス値となるように設計することも出来る。
第１Ｂ図は第１Ａ図のスイツチのMOSの実施
例を示している。電圧コンパレータ１２と回路１
０のキヤパシターの各々は、現在のMOS処理技
術を用いて、簡単に且つうまくモノリシツク集積
回路の中に集積化することが出来る。
第２図に回路１０のキヤパシタンスの調節を行
なう手順を示している。
先ず、キヤパシタンスがリフアレンスキヤパシ
ターCREFよりも僅かに小さい一次キヤパシター
が選択されて調節が行なわれる。回路１０に於て
このキヤパシターは一次キヤパシター１４であ
る。選択された一次キヤパシターはそれに繋がれ
たトリムキヤパシターのセツトの中の最も大きい
ものと並列に接続されて合成キヤパシタンス
（resultant capacitance）を形成する。次に、こ
の合成キヤパシタンスの値はリフアレンスキヤパ
シタンスと比較される。
リフアレンスキヤパシタンスを合成キヤパシタ
ンスと比較するための簡単な手段を第３Ａ図及び
第３Ｂ図にしめしている。第３Ａ図において、ス
イツチ７２が閉じると、リフアレンスキヤパシタ
ーCREFの１端子がリフアレンス電圧VREFと接
続され、一方合成キヤパシタンス
CRESULTANTの１端子はアースに接続され
る。電圧コンパレータ１２によつてフローチング
ノード４４は略アースポテンシヤルとなる。従つ
て、リフアレンスキヤパシターCREFはリフアレ
ンス電圧VREFに電荷が与えられ、合成キヤパシ
タンスCRESULTANTはアースに電荷が与えら
れる。キヤパシタンスを比較する次のステツプを
第３Ｂ図に示している。先ず、スイツチ７２が開
かれる。次にリフアレンスキヤパシターCREFは
アースに接続され、一方合成キヤパシタンス
CRESULTANTは電圧リフアレンスVREFに接
続され。電圧リフアレンスVREFが正の電圧であ
ると仮定すると、フローチングノード４４は、合
成キヤパシタンスCRESULTANTがリフアレン
スキヤパシターCREFの値よりも大きい場合、ア
ースよりもプラス側の電圧に移行する。逆に、フ
ローチングノード４４は、もしリフアレンスキヤ
パシターCREFのキヤパシタンスが合成キヤパシ
タンスCRESULTANTよりも大きい場合、アー
スよりもマイナス側の電圧に移行することにな
る。電圧コンパレータ１２は、キヤパシタンスが
より大きいかどうかに応じて論理０又は論理１の
何れかを合成出力として供給する。
第２図に於て、合成キヤパシタンスがリフアレ
ンスキヤパシタンスよりも大きい場合、最も大き
いトリムキヤパシターの接続が解かれる。もし合
成キヤパシタンスがリフアレンスキヤパシタンス
よりも大きくなかつた場合、最も大きいトリムキ
ヤパシターはそれに連繋する一次キヤパシターと
並列に接続された状態が維持される。何れの場合
も、次のステツプとして、新たな合成キヤパシタ
ンスを形成するために、トリムキヤパシターの第
１のセツトの中の次に大きなトリムキヤパシター
が接続される。前述と同じようにして、新たな合
成キヤパシタンスはリフアレンスキヤパシタンス
と比較される。そして、もし新たな合成キヤパシ
タンスがリフアレンスキヤパシタンスよりも大き
い場合、最も新しく接続されたトリムキヤパシタ
ーの接続が解除される。しかし、もしそうでなけ
れば第１のキヤパシターと並列に接続された状態
が保たれる。この様にして、２番目に大きなトリ
ムキヤパシターとの接続がトライされる。充分な
数のトリムキヤパシターを用いるこによつて、最
終的にトリミングされて得られた一次キヤパシタ
ー１４に関するキヤパシタンスは、リフアレンス
キヤパシターCREFのキヤパシタンスと略正確に
等しくさせることが出来る。
一次キヤパシター１４に関連する最終的な合成
キヤパシタンスが決められた後、そのキヤパシタ
ンスはリフアレンスキヤパシタンスCREFと並列
に接続されて、新たなリフアレンスキヤパシタン
スを形成する。この新たなリフアレンスキヤパシ
タンスはリフアレンスキヤパシタンスCREFの略
ちようど２倍の値である。一次キヤパシター１４
に関する最終的な合成キヤパシタンスをリフアレ
ンスキヤパシターCREFと並列に接続するには、
スイツチ７４と４６を同時に同じ電圧に切り替え
るだけでよい。
次に新たなリフアレンスキヤパシタンスは、２
番目に大きな一次キヤパシター（回路１０では一
次キヤパシター１６である）に繋がる合成キヤパ
シタンスをトリミングするための基準として用い
られる。前述した手続きが一次キヤパシター１６
とそのトリムキヤパシターのセツトに対して繰り
返されると、キヤパシター１６に繋がつた最終的
な合成キヤパシタンスが得られ、これは一次キヤ
パシター１４の最終的な合成キヤパシタンスの値
の略ちようど２倍の値である。
前述の手続きは、全ての一次キヤパシターのト
リミングが行なわれるまで一回にトリムキヤパシ
ターが１つづつ繰り返される。全ての一次キヤパ
シターのトリミングが行なわれた時点で較正手続
きは完了する。回路１０は３つの一次キヤパシタ
ーを含み、２値のウエイトづけがされた３つの値
を供給するだけであるが、回路は更に、２値の重
みづけがされたもつと大きなシーケンスにまで拡
大することが出来る。
第４図は、第２図の方法によつて作動させるこ
との出来るアナログ−デジタルコンバータの一部
を示している。アナログ−デジタルコンバータは
AINで示されるアナログインプツトノード、制
御論理８０、メインスイツチ８２，８４，８６，
８８、及び較正RAM９０を含んでいる。
制御論理８０は電圧コンパレータ１２から合成
出力を受け、コントロール信号をメインスイツ
チ、スイツチ７２及び較正RAM９０に送る。
自己較正を行なうために制御論理８０は、第２
図に示す方法に基づいてスイツチを作動させる。
前述の如く、較正には多くのステツプからなる手
順を経て、各トリムキヤパシターに対してキープ
又はドロツプの決定が順次成される。これ等キー
プ又はドロツプの決定の各々を、マルチステツプ
式の較正手続きの中の分離したキヤパシタンス調
節ステツプであると考えると都合よい。制御論理
８０はRAMコントロール信号を較正ラム９０に
送り、具体的なトリムキヤパシターがその一次キ
ヤパシターと並列に接続されるかどうかについて
の情報を記憶させる。較正RAM９０はトリムキ
ヤパシターのコンフイギユレーシヨン
（configuration）を適切なものとするために、各
トリムキヤパシターに対して１つづつトリムスイ
ツチコントロール信号を送る。
制御論理８０はメインスイツチ８２，８４，８
６，８８を作動させるためにメインスイツチコン
トロール信号を送る。
第４図のアナログ−デジタル回路を３つの異な
るモードで作動させることについて第５図を基に
説明する。
第５図において、一番上の時間棒線は、アナロ
グ−デジタルコンバータの作動を示しており、そ
の間、アナログからデジタルへの変換だけが行な
われる。完全な変換サイクルには２つの動作が必
要であつて、この動作はトラツクのＴとコンバー
トのＣで表している。トラツクの間、電圧コンパ
レータ１２のスイツチ７２は閉じており、フロー
チングモード４４を略アース電圧にする。キヤパ
シターアレイの中の各一次キヤパシターのスイツ
チ式端子はメインスイツチ８４，８６，８８を通
じてアナログ−インプツトAINに接続される。
キヤパシターCREFは同じようにして、メインス
イツチ８２を通じてアナログインプツトAINに
接続される。サイクルがコンバート部分にあると
き、スイツチ７２は開かれ、逐次比較型のアナロ
グ−デジタルコンバータに対して従来より行なわ
れているように、回路はアナログのインプツト信
号を表わすデジタルコードを発生させる。キヤパ
シタンスの２値を順次ウエイトづけする作業は、
アナログ入力電圧の全範囲に亘つて要求される精
度を満たすために非常に正確なものでなければな
らない。
第５図のまん中の時間棒線は較正だけのモード
の動作を示している。特定のトリムキヤパシター
をキープするか、又はドロツプするかの決定は、
AZで表わされるオートゼロオペレーシヨンと、
その後の星印で表わされる測定オペレーシヨンか
らなるステツプによつて行なわれる。14ビツトよ
りも多い精密なアナログ−デジタルコンバータの
ようにキヤパシタンスのアレイが大きい場合、ア
レイの中に含まれた各トリムキヤパシターに対し
て１つづつの非常に多くのステツプが必要とされ
る。
第５図の上から３番目の時間棒線はインターリ
ーブされたモードを示しており、逆サイクルと１
つの較正キヤパシタンスー調節ステツプが較正手
続きを連続的に且つ使用者に対してトランスペア
レントとなるようにインターリーブされる。この
インターリーブされたモードでは、較正手続きの
中、キヤパシタンスの調節ステツプが分離してア
ナログ−デジタル変換サイクルと共にインターリ
ーブされる。この様な動作に対しては、較正
RAM９０は、最も新たに較正動作が完了したも
のからの情報のセツトと、較正が行なわれている
ものからの情報の別のセツトと、２セツトの情報
を記憶出来る充分な容量をもつていることが望ま
しい。
集積回路内のキヤパシターの較正方法と係る方
法をアナログ−デジタルコンバータに適用するこ
とは前述の記載から容易に理解されるであろう。
本発明の精神及び範囲から逸脱することなく、本
発明に種々の変更を成すことは明白であろう。
【図面の簡単な説明】
第１Ａ図は本発明に基づいて順次キヤパシタン
スを２値でウエイトづけするのに用いられる電気
回路図、第１Ｂ図は第１Ａ図のスイツチのMOS
トランジスターの実施例を示す電気回路図、第２
図は本発明に基づいて複数のキヤパシタンスの調
節を行ないキヤパシタンスを２値で順次ウエイト
づけする方法を示すフローチヤート図、第３Ａ図
及び第３Ｂ図は一方のキヤパシタンスが他方のキ
ヤパシタンスよりも大きいか小さいかを決める方
法を示す電気回路図、第４図は本発明による自己
較正回路を用いたアナログ−デジタルコンバータ
の一部を示す電気回路図、及び第５図は本発明に
基づく方法であつて第４図のアナログ−デジタル
コンバータの中のキヤパシターアレイのインター
リーブされた較正をするためのタイミングダイヤ
グラムである。 １０……回路、１２……電圧コンパレータ、１
４，１６，１８……一次キヤパシター、２０，２
２，２４……トリムキヤパシターの第１のセツ
ト、２６，２８，３０，３２……トリムキヤパシ
ターの第２のセツト、３４，３６，３８，４０，
４２……トリムキヤパシターの第３のセツト、４
４……フローチングノード、８０……制御論理、
９０……較正ラム。

Claims (1)

  1. 【特許請求の範囲】 １ 二進法でウエイトづけしたシーケンス値を複
    数のキヤパシタンスによつて形成することが望ま
    しいモノリシツク集積回路の複数のキヤパシタン
    スを調節する方法において、モノリシツク集積回
    路は、電圧コンパレータ１２と、該電圧コンパレ
    ータ１２の出力側及び反転入力側の間に接続され
    たスイツチ７２と、リフアレンスキヤパシタンス
    を有する基準容量性要素（CREF）と、複数個で
    １つの組を構成する一次キヤパシター１４，１
    ６，１８の一組と、複数個で１つの組を構成する
    トリムキヤパシターを複数組含んでおり、トリム
    キヤパシターは組毎に１個の一次キヤパシターに
    繋がつており、基準容量性要素（CREF）及び各
    一次キヤパシター１４，１６，１８は第１端子が
    電圧コンパレータ１２の反転入力側に連結されて
    おり、 (a) 一次キヤパシターの組を構成する中の１つの
    一次キヤパシターを、一次キヤパシターに接続
    されたトリムキヤパシター組の中の１つのトリ
    ムキヤパシターと並列に接続して、合成キヤパ
    シタンスを有する合成容量性要素
    （CRESULTANT）を形成する工程、 (b) 合成キヤパシタンスの値がリフアレンスキヤ
    パシタンスの値よりも大きいか小さいかを決定
    する工程であつて、その決定は、 (ア) 電圧コンパレータ１２の出力側と反転入力
    側との間のスイツチ７２を低インピーダンス
    にして、基準容量性要素（CREF）の第２端
    子を第１基準電圧（VREF）に接続し、合成
    容量性要素の第２端子を第２基準電圧
    （GND）に接続し、 (イ) 電圧コンパレータ１２の出力側と反転入力
    側との間のスイツチ７２を高インピーダンス
    にし、 (ウ) 基準容量性要素（CREF）の第２端子を第
    ２基準電圧（GND）に接続し、合成容量性
    要素（CRESULTANT）の第２端子を第１
    基準電圧（VREF）に接続し、 (エ) 電圧コンパレータ１２の出力側の電圧は合
    成キヤパシタンスの値が基準キヤパシタンス
    の値よりも大きいか小さいかを示すことをモ
    ニターしてなされ、 (c) 合成キヤパシタンスの値がリフアレンスキヤ
    パシタンスの値よりも大きい場合、トリムキヤ
    パシターと一次キヤパシターの接続を解除する
    工程、 (d) 一次キヤパシターに接続されているトリムキ
    ヤパシター組の中の、他のトリムキヤパシター
    を、一次キヤパシターと並列に接続して新たな
    合成キヤパシタンスを形成し、前記の合成キヤ
    パシタンスと取り替える工程、 (e) 新たな合成キヤパシタンスの値が、リフアレ
    ンスキヤパシタンスよりも大きいか小さいか
    を、前記の工程(b)(ア)乃至(エ)の手順によつて決定
    する工程、 (f) 新たな合成キヤパシタンスの値がリフアレン
    スキヤパシタンスの値よりも大きい場合、他の
    トリムキヤパシターと一次キヤパシターとの接
    続を解除する工程、 (g) 工程(d)乃至(f)を繰り返して実行することによ
    り、一次キヤパシターに接続されていた組のト
    リムキヤパシターの中の各トリムキヤパシター
    が一次キヤパシターに並列に接続し、その後、
    各トリムキヤパシターと一次キヤパシターとの
    接続を解除すべきかどうかの決定を行ない、一
    次キヤパシターのキヤパシタンスを含む最終的
    な合成キヤパシタンスを形成する工程、 (h) 最終的な合成キヤパシタンスをリフアレンス
    キヤパシタンスと並列に接続して新たなリフア
    レンスキヤパシタンスを形成する工程、 (i) 他の一次キヤパシターについて、(a)乃至(h)の
    工程を繰り返し実行する工程、 から構成されるモノリシツク集積回路に於ける複
    数のキヤパシタンスの調節方法。 ２ (a) トリムキヤパシターの各組は、複数のキ
    ヤパシターを備え、そのキヤパシタンス値は一
    連の値を形成し、各値は先後する値の２分の１
    乃至１倍のノンインクルーシブの範囲内であ
    り、 (b) トリムキヤパシターは、繋がつている一次キ
    ヤパシターに対して、最大のキヤパシタンスか
    ら最小のキヤパシタンスの順番に接続される、 特許請求の範囲第１項に記載の方法。 ３ (a) トリムキヤパシターの各組は、複数のキ
    ヤパシターを備え、そのキヤパシタンス値は二
    進法でウエイトづけされた一連の値を形成し、 (b) トリムキヤパシターは、繋がつている一次キ
    ヤパシターに対して、最大のキヤパシタンスか
    ら最小のキヤパシタンスの順番に接続される、 特許請求の範囲第１項に記載の方法。 ４ 連続近似式電荷再分配型のアナログ−デジタ
    ル変換器をインターリーブ動作及び較正する方法
    において、アナログ−デジタル変換器は、一組の
    一次キヤパシター１４，１６，１８と、少なくと
    も一組のトリムキヤパシター２０，２２，２４を
    含んでおり、トリムキヤパシターは組毎に一次キ
    ヤパシターの１つと接続可能であり、 (a) トリムキヤパシターのうち、予め選択された
    １つのトリムキヤパシターを、一次キヤパシタ
    ーと並列に接続して、一次キヤパシターのキヤ
    パシタンスを較正し、トリムキヤパシターを接
    続するかどうかを決定する工程、 (b) アナログ−デジタル変換サイクルを実行する
    ことにより、アナログ入力信号を表わすデジタ
    ルコードを作る工程、 (c) トリムキヤパシターの他の１つに対して(a)及
    び(b)の工程を繰り返して実行し、トリムキヤパ
    シター毎に接続又は非接続の決定を行なう工
    程、 を有している連続近似式電荷再分配型のアナログ
    −デジタル変換器のインターリーブ動作及び較正
    方法。
JP61299798A 1985-12-16 1986-12-15 モノリシック集積回路に於ける複数のキャパシタンスの調節方法及びアナログ―デジタル変換器のインターリーブ動作及び較正方法 Granted JPS62145854A (ja)

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