JPH0350453B2 - - Google Patents
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- JPH0350453B2 JPH0350453B2 JP5778185A JP5778185A JPH0350453B2 JP H0350453 B2 JPH0350453 B2 JP H0350453B2 JP 5778185 A JP5778185 A JP 5778185A JP 5778185 A JP5778185 A JP 5778185A JP H0350453 B2 JPH0350453 B2 JP H0350453B2
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- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数−デイジタル変換回路に関し、
特にカウンタ回路を用いて入力された信号の周波
数に対応してデイジタルデータを出力する周波数
−デイジタル変換回路に関する。
特にカウンタ回路を用いて入力された信号の周波
数に対応してデイジタルデータを出力する周波数
−デイジタル変換回路に関する。
第３図は従来の周波数−デイジタル変換回路の
一例を示すブロツク図で、被変換信号９に同期し
た切換信号１０を発生する切換信号発生器６と、
切換信号１０に同期して基準クロツク８を第１の
出力及び第２の出力に切り換えて出力する信号切
換器７と、信号切換器７の信号切換出力１５，１
６をそれぞれクロツク入力とするカウンタ回路
１，５と、カウンタ回路１，５の出力をそれぞれ
ラツチするラツチ回路群２，４と、切換信号１０
に同期してラツチ回路群２又は４の出力を選択し
て出力D0，D1〜Do-1，Doとする信号選択器３と
から成る周波数−デイジタル変換器に、被変換信
号９を入力としラツチ回路群２，４のためのラツ
チ信号１２，１４及びカウンタ回路１，５のため
のリセツト信号１１，１３を出力とする信号発生
回路１７を外部回路として接続して構成されてい
る。
一例を示すブロツク図で、被変換信号９に同期し
た切換信号１０を発生する切換信号発生器６と、
切換信号１０に同期して基準クロツク８を第１の
出力及び第２の出力に切り換えて出力する信号切
換器７と、信号切換器７の信号切換出力１５，１
６をそれぞれクロツク入力とするカウンタ回路
１，５と、カウンタ回路１，５の出力をそれぞれ
ラツチするラツチ回路群２，４と、切換信号１０
に同期してラツチ回路群２又は４の出力を選択し
て出力D0，D1〜Do-1，Doとする信号選択器３と
から成る周波数−デイジタル変換器に、被変換信
号９を入力としラツチ回路群２，４のためのラツ
チ信号１２，１４及びカウンタ回路１，５のため
のリセツト信号１１，１３を出力とする信号発生
回路１７を外部回路として接続して構成されてい
る。
次に第３図の動作について後述する第２図のタ
イミングチヤートを用いて説明する。
イミングチヤートを用いて説明する。
カウンタ回路５は被変換信号９の立ち下がりの
時点ａでカウントを終了する。信号発生回路１７
は被変換信号９を入力とし、前記時点ａでラツチ
信号１４をラツチ回路群４に出力し、ラツチ信号
１４の立ち下がりの時点ｅでリセツト信号１３を
カウンタ回路５に出力して、カウンタ回路５の出
力をラツチ回路群４にラツチするとともにカウン
タ回路５のリセツトを行なう。また、カウンタ回
路１は被変換信号９の立ち下がりの時点ｂでカウ
ントを終了する。信号発生回路１７は被変換信号
９を入力とし、前記時点ｂでラツチ信号１２をラ
ツチ回路群２に出力し、ラツチ信号１２の立ち下
がりの時点ｇでリセツト信号１１をカウンタ回路
１に出力して、カウンタ回路１の出力をラツチ回
路２にラツチするとともにカウンタ回路１のリセ
ツトを行なう。
時点ａでカウントを終了する。信号発生回路１７
は被変換信号９を入力とし、前記時点ａでラツチ
信号１４をラツチ回路群４に出力し、ラツチ信号
１４の立ち下がりの時点ｅでリセツト信号１３を
カウンタ回路５に出力して、カウンタ回路５の出
力をラツチ回路群４にラツチするとともにカウン
タ回路５のリセツトを行なう。また、カウンタ回
路１は被変換信号９の立ち下がりの時点ｂでカウ
ントを終了する。信号発生回路１７は被変換信号
９を入力とし、前記時点ｂでラツチ信号１２をラ
ツチ回路群２に出力し、ラツチ信号１２の立ち下
がりの時点ｇでリセツト信号１１をカウンタ回路
１に出力して、カウンタ回路１の出力をラツチ回
路２にラツチするとともにカウンタ回路１のリセ
ツトを行なう。
しかしながら、上述した従来の周波数−デイジ
タル変換回路は、ラツチ信号及びリセツト信号を
内部で作り出していないので、外部からこれらの
信号を入力する必要がある。従つて、周波数−デ
イジタル変換器の外部に、ラツチ回路群２，４及
びカウンタ回路１，５へ与えるラツチ信号及びリ
セツト信号を発生する回路を設ける必要があり、
回路が複雑化するので、回路を集積回路化する場
合には、周波数−デイジタル変換器を集積回路化
したパツケージと、前述した外部回路を集積回路
化したパツケージの２つのパツケージが必要とな
り、周波数−デイジタル変換回路のパツケージの
ピン数が多くなるという欠点がある。
タル変換回路は、ラツチ信号及びリセツト信号を
内部で作り出していないので、外部からこれらの
信号を入力する必要がある。従つて、周波数−デ
イジタル変換器の外部に、ラツチ回路群２，４及
びカウンタ回路１，５へ与えるラツチ信号及びリ
セツト信号を発生する回路を設ける必要があり、
回路が複雑化するので、回路を集積回路化する場
合には、周波数−デイジタル変換器を集積回路化
したパツケージと、前述した外部回路を集積回路
化したパツケージの２つのパツケージが必要とな
り、周波数−デイジタル変換回路のパツケージの
ピン数が多くなるという欠点がある。
本発明の周波数−デイジタル変換回路は、被変
換信号に同期した切換信号を発生する切換信号発
生器と、前記切換信号に同期して基準クロツクを
第１の出力及び第２の出力に切り換えて出力する
信号切換器と、前記切換器の前記第１及び第２の
出力をそれぞれクロツク入力とする第１及び第２
のカウンタ回路と、前記第１及び第２のカウンタ
回路の出力をそれぞれラツチする第１及び第２の
ラツチ回路群と、前記第１のカウンタ回路の出力
を入力として前記第２のカウンタ回路へ与えるリ
セツト信号及び前記第２のラツチ回路群へ与える
ラツチ信号を出力する第１のデコーダ回路と、前
記第２のカウンタ回路の出力を入力として前記第
１のカウンタ回路へ与えるリセツト信号及び前記
第１のラツチ回路群へ与えるラツチ信号を出力す
る第２のデコーダ回路と、前記切換信号に同期し
て前記第１のラツチ回路群の出力及び前記第２の
ラツチ回路群の出力を選択して出力とする信号選
択器とから構成されている。
換信号に同期した切換信号を発生する切換信号発
生器と、前記切換信号に同期して基準クロツクを
第１の出力及び第２の出力に切り換えて出力する
信号切換器と、前記切換器の前記第１及び第２の
出力をそれぞれクロツク入力とする第１及び第２
のカウンタ回路と、前記第１及び第２のカウンタ
回路の出力をそれぞれラツチする第１及び第２の
ラツチ回路群と、前記第１のカウンタ回路の出力
を入力として前記第２のカウンタ回路へ与えるリ
セツト信号及び前記第２のラツチ回路群へ与える
ラツチ信号を出力する第１のデコーダ回路と、前
記第２のカウンタ回路の出力を入力として前記第
１のカウンタ回路へ与えるリセツト信号及び前記
第１のラツチ回路群へ与えるラツチ信号を出力す
る第２のデコーダ回路と、前記切換信号に同期し
て前記第１のラツチ回路群の出力及び前記第２の
ラツチ回路群の出力を選択して出力とする信号選
択器とから構成されている。
次に、本発明について第１図、第２図を参照し
て説明する。
て説明する。
第１図は本発明の周波数−デイジタル変換回路
の一実施例を示すブロツク図、第２図は第１図に
おける動作を説明するためのタイミングチヤート
である。
の一実施例を示すブロツク図、第２図は第１図に
おける動作を説明するためのタイミングチヤート
である。
第１図において、従来例と同じ構成要件には第
３図と同じ符号を付してある。すなわち、本実施
例は従来例から外部回路を削除し、カウンタ回路
１の出力を入力としてカウンタ回路５へ与えるリ
セツト信号１３及びラツチ回路群４へ与えるラツ
チ信号１４を出力するデコーダ回路１９と、カウ
ンタ回路５の出力を入力としてカウンタ回路１へ
与えるリセツト信号１１及びラツチ回路群２へ与
えるラツチ信号１２を出力するデコーダ回路１８
とを付加して構成される。
３図と同じ符号を付してある。すなわち、本実施
例は従来例から外部回路を削除し、カウンタ回路
１の出力を入力としてカウンタ回路５へ与えるリ
セツト信号１３及びラツチ回路群４へ与えるラツ
チ信号１４を出力するデコーダ回路１９と、カウ
ンタ回路５の出力を入力としてカウンタ回路１へ
与えるリセツト信号１１及びラツチ回路群２へ与
えるラツチ信号１２を出力するデコーダ回路１８
とを付加して構成される。
続いて第２図をも用いて本実施例の動作につい
て説明する。被変換信号９の立ち下がりの時点ａ
で切換信号発生器６は切換信号１０を反転させ、
それまでカウンタ回路５に送つていた基準クロツ
ク８をカウンタ回路１へ送るように信号切換器７
によつて切換える。従つて時点ａからは、カウン
タ回路１は信号切換器７の信号切換出力１５によ
つて順次カウントアツプを行ない、またカウンタ
回路５はそれまで数えていたカウント値を保持す
る。
て説明する。被変換信号９の立ち下がりの時点ａ
で切換信号発生器６は切換信号１０を反転させ、
それまでカウンタ回路５に送つていた基準クロツ
ク８をカウンタ回路１へ送るように信号切換器７
によつて切換える。従つて時点ａからは、カウン
タ回路１は信号切換器７の信号切換出力１５によ
つて順次カウントアツプを行ない、またカウンタ
回路５はそれまで数えていたカウント値を保持す
る。
デコーダ回路１９は論理回路で構成され、カウ
ンタ回路１の出力を逐次デコードし、設定された
値と同じ値（もしくはある値からある値を示す期
間）になつたら信号を出力する。
ンタ回路１の出力を逐次デコードし、設定された
値と同じ値（もしくはある値からある値を示す期
間）になつたら信号を出力する。
デコーダ回路１９では、ラツチ回路群４へのラ
ツチ信号１４とカウンタ回路５へのリセツト信号
１３を発生するが、ラツチ信号１４、リセツト信
号１３を発生させるタイミングは、必ずラツチ信
号１４が先に発生してカウンタ回路５に保持され
ているカウント値がラツチ回路４にラツチされた
あとにリセツト信号１３が発生してカウンタ回路
５をリセツトするようにする。実際のカウント値
は被変換信号９、基準クロツク８の周波数、使用
する論理回路の動作スピードによつて左右される
のでここでは一概に決められないが、少なくとも
被変換信号９の１周期、すなわち時点ａからみた
場合、時点ｂまでの間に両信号が発生されれば問
題はない。
ツチ信号１４とカウンタ回路５へのリセツト信号
１３を発生するが、ラツチ信号１４、リセツト信
号１３を発生させるタイミングは、必ずラツチ信
号１４が先に発生してカウンタ回路５に保持され
ているカウント値がラツチ回路４にラツチされた
あとにリセツト信号１３が発生してカウンタ回路
５をリセツトするようにする。実際のカウント値
は被変換信号９、基準クロツク８の周波数、使用
する論理回路の動作スピードによつて左右される
のでここでは一概に決められないが、少なくとも
被変換信号９の１周期、すなわち時点ａからみた
場合、時点ｂまでの間に両信号が発生されれば問
題はない。
本実施例では、カウンタ回路１のカウント値が
ｍとなる時点を第２図の時点ｅ，ｎとなる時点を
時点ｆとし（ここでｎ＞ｍ）、カウント値が０か
らｍの間ラツチ信号１４を発生し、カウント値が
ｎからｍの間リセツト信号１３を発生するように
してある。
ｍとなる時点を第２図の時点ｅ，ｎとなる時点を
時点ｆとし（ここでｎ＞ｍ）、カウント値が０か
らｍの間ラツチ信号１４を発生し、カウント値が
ｎからｍの間リセツト信号１３を発生するように
してある。
次に被変換信号９の立ち下がり時点ｂで切換信
号発生器６は切換信号１０を再反転させ、それま
でカウンタ回路１に送つていた基準クロツク８を
カウンタ回路５へ送るように信号切換器７によつ
て切換える。
号発生器６は切換信号１０を再反転させ、それま
でカウンタ回路１に送つていた基準クロツク８を
カウンタ回路５へ送るように信号切換器７によつ
て切換える。
カウンタ回路５は時点ｆでリセツト信号１３に
よつてリセツトされているので、カウンタ値０か
らカウントアツプを行なう。なお時点ｂからは、
カウンタ回路１はそれまで数えていたカウント値
を保持する。
よつてリセツトされているので、カウンタ値０か
らカウントアツプを行なう。なお時点ｂからは、
カウンタ回路１はそれまで数えていたカウント値
を保持する。
カウンタ回路１及びデコード回路１９と同様に
デコード回路１８もカウンタ回路５のカウント値
を逐次デコードし、ラツチ回路群２へのラツチ信
号１２（第２図の時点ｇ）とカウンタ回路１への
リセツト信号１１（第２図の時点ｈ）を発生し、
ラツチ回路群２へは時点ａから時点ｂまでのカウ
ンタ回路１のカウント値がラツチされる。
デコード回路１８もカウンタ回路５のカウント値
を逐次デコードし、ラツチ回路群２へのラツチ信
号１２（第２図の時点ｇ）とカウンタ回路１への
リセツト信号１１（第２図の時点ｈ）を発生し、
ラツチ回路群２へは時点ａから時点ｂまでのカウ
ンタ回路１のカウント値がラツチされる。
被変換信号９の立ち下がり時点ｃ以降において
は前述した時点ａからの動作と同じことを繰り返
す。
は前述した時点ａからの動作と同じことを繰り返
す。
ここで信号選択器３は、切換信号発生器６から
の切換信号１０により、切換信号１０がハイの期
間、つまり時点ａから時点ｂまでの間はラツチ回
路群４の信号を選択し、ローの期間、つまり時点
ｂから時点ｃまでの間はラツチ回路群２の信号を
選択して本周波数−デイジタル変換回路出力D0，
〜Doとする。
の切換信号１０により、切換信号１０がハイの期
間、つまり時点ａから時点ｂまでの間はラツチ回
路群４の信号を選択し、ローの期間、つまり時点
ｂから時点ｃまでの間はラツチ回路群２の信号を
選択して本周波数−デイジタル変換回路出力D0，
〜Doとする。
なおデコード回路の構成は、論理回路によるも
ののほかに、ROM（読み出し専用メモリ）、PLA
（プログラム可能なロジツクアレイ）などによる
構成も可能である。
ののほかに、ROM（読み出し専用メモリ）、PLA
（プログラム可能なロジツクアレイ）などによる
構成も可能である。
本実施例では、ラツチ回路群及びカウンタ回路
へ与えるラツチ信号及びリセツト信号を周波数−
デイジタル変換器内部で作り出すので、従来例に
おけるようなラツチ信号及びリセツト信号を外部
から取り入れることを必要としない。
へ与えるラツチ信号及びリセツト信号を周波数−
デイジタル変換器内部で作り出すので、従来例に
おけるようなラツチ信号及びリセツト信号を外部
から取り入れることを必要としない。
以上説明したように本発明は、デコーダ回路を
設けることにより、ラツチ回路群へ与えるラツチ
信号及びカウンタ回路へ与えるリセツト信号を内
部で作り出すので、従来用いていた外部回路が不
要となり回路が簡略化される。また、周波数−デ
イジタル変換回路を集積回路化したときのパツケ
ージのピン数が少なくなるので、集積回路化に適
したものとなる効果がある。
設けることにより、ラツチ回路群へ与えるラツチ
信号及びカウンタ回路へ与えるリセツト信号を内
部で作り出すので、従来用いていた外部回路が不
要となり回路が簡略化される。また、周波数−デ
イジタル変換回路を集積回路化したときのパツケ
ージのピン数が少なくなるので、集積回路化に適
したものとなる効果がある。
第１図は本発明の周波数−デイジタル変換回路
の一実施例を示すブロツク図、第２図は第１図に
おける動作を説明するためのタイミングチヤー
ト、第３図は従来の周波数−デイジタル変換回路
の一例を示すブロツク図である。 １，５……カウンタ回路、２，４……ラツチ回
路群、３……信号選択器、６……切換信号発生
器、７……信号切換器、８……基準クロツク、９
……被変換信号、１０……切換信号、１１，１３
……リセツト信号、１２，１４……ラツチ信号、
１５，１６……信号切換出力、１７……信号発生
回路、１８，１９……デコーダ回路。
の一実施例を示すブロツク図、第２図は第１図に
おける動作を説明するためのタイミングチヤー
ト、第３図は従来の周波数−デイジタル変換回路
の一例を示すブロツク図である。 １，５……カウンタ回路、２，４……ラツチ回
路群、３……信号選択器、６……切換信号発生
器、７……信号切換器、８……基準クロツク、９
……被変換信号、１０……切換信号、１１，１３
……リセツト信号、１２，１４……ラツチ信号、
１５，１６……信号切換出力、１７……信号発生
回路、１８，１９……デコーダ回路。
Claims (1)
- １ 被変換信号に同期した切換信号を発生する切
換信号発生器と、前記切換信号に同期して基準ク
ロツクを第１の出力及び第２の出力に切り換えて
出力する信号切換器と、前記切換器の前記第１及
び第２の出力をそれぞれクロツク入力とし、第１
および第２のリセツト信号によつてそれぞれ初期
化される第１及び第２のカウンタ回路と、前記第
１及び第２のカウンタ回路の出力を第１および第
２のラツチ信号にそれぞれ応答してラツチする第
１及び第２のラツチ回路と、前記第１のカウンタ
回路の出力を入力として前記第１のカウンタ回路
のカウント値をデコードすることにより、前記第
１のカウンタ回路が前記信号切換器の前記第１の
出力からのクロツクをカウントしている期間内
に、前記第２のラツチ信号を発生しその後前記第
２のリセツト信号を発生する第１のデコーダ回路
と、前記第２のカウンタ回路の出力を入力として
前記第２のカウンタ回路のカウント値をデコード
することにより、前記第２のカウンタ回路が前記
信号切換器の前記第２の出力からのクロツクをカ
ウントしている期間内に、前記第１のラツチ信号
を発生しその後前記第１のリセツト信号を発生す
る第２のデコーダ回路と、前記切換信号に同期し
て、前記信号切換器が前記基準クロツクを前記第
２の出力に出力しているときは前記第１のラツチ
回路の出力を選択して出力し、前記信号切換器が
前記基準クロツクを前記第１の出力に出力してい
るときは前記第２のラツチ回路の出力を選択して
出力する信号選択器とを備え、各ラツチ回路のラ
ツチ内容を被変換信号の周波数に対応したデイジ
タルデータとして得ることを特徴とする周波数−
デイジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5778185A JPS61216526A (ja) | 1985-03-22 | 1985-03-22 | 周波数−ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5778185A JPS61216526A (ja) | 1985-03-22 | 1985-03-22 | 周波数−ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216526A JPS61216526A (ja) | 1986-09-26 |
| JPH0350453B2 true JPH0350453B2 (ja) | 1991-08-01 |
Family
ID=13065415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5778185A Granted JPS61216526A (ja) | 1985-03-22 | 1985-03-22 | 周波数−ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022149894A1 (ko) | 2021-01-07 | 2022-07-14 | 주식회사 딥바이오 | 병리 검체에 대한 판단 결과를 제공하는 인공 뉴럴 네트워크의 학습 방법, 및 이를 수행하는 컴퓨팅 시스템 |
-
1985
- 1985-03-22 JP JP5778185A patent/JPS61216526A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022149894A1 (ko) | 2021-01-07 | 2022-07-14 | 주식회사 딥바이오 | 병리 검체에 대한 판단 결과를 제공하는 인공 뉴럴 네트워크의 학습 방법, 및 이를 수행하는 컴퓨팅 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216526A (ja) | 1986-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |