JPH0350934A - Ｆｓｋ復調器 - Google Patents
Ｆｓｋ復調器Info
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- JPH0350934A JPH0350934A JP1184417A JP18441789A JPH0350934A JP H0350934 A JPH0350934 A JP H0350934A JP 1184417 A JP1184417 A JP 1184417A JP 18441789 A JP18441789 A JP 18441789A JP H0350934 A JPH0350934 A JP H0350934A
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- 238000001514 detection method Methods 0.000 claims abstract description 40
- 230000000630 rising effect Effects 0.000 claims description 32
- 238000003708 edge detection Methods 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＦＳＸ復調器に関する。
（従来技術）
従来、ＦＳＫ復調器としてアナログ形のＦＳＫ復調器と
して、第５図（ａ）に示す如くクオドラチャ復調器、第
５図（ｂ）に示す如くアナログＰＬＬ回路を用いたＦＳ
Ｋ復調器、第５図（ｃ）に示す如くパルスカウント型の
ＦＳＫ復調器、第５図（ｄ）に示す如くデジタルＰＬＬ
回路を用いたＦＳＫ復調器が知られている。
して、第５図（ａ）に示す如くクオドラチャ復調器、第
５図（ｂ）に示す如くアナログＰＬＬ回路を用いたＦＳ
Ｋ復調器、第５図（ｃ）に示す如くパルスカウント型の
ＦＳＫ復調器、第５図（ｄ）に示す如くデジタルＰＬＬ
回路を用いたＦＳＫ復調器が知られている。
（発明が解決しようとする課題）
上記したクオドラチャ復調器、アナログＰＬＬ回路を用
いたＦＳＸ復調器、パルスカウント型のＦＳＫ復調器で
は、コイルや、フィルタ等が必要であり、小型化ができ
ず、集積回路化ができないという問題点があり、さらに
基本的にＦＳＫというデジタル信号の復調には適してい
ない。また、ＦＳＸ信号を高速で誤りなく伝送するため
にはビットレートを高め、さらにシフト周波数の比を大
きくし、ノイズに強くすることが必要となるが、従来の
アナログ型のＦＳＫ復調器では歪が増大し、追従ができ
ない等の問題点が生ずる。さらに、アナログ型のＦＳＫ
復調器の一部を構成するコイルやフィルタの設計が不能
となったりするという問題点があった。
いたＦＳＸ復調器、パルスカウント型のＦＳＫ復調器で
は、コイルや、フィルタ等が必要であり、小型化ができ
ず、集積回路化ができないという問題点があり、さらに
基本的にＦＳＫというデジタル信号の復調には適してい
ない。また、ＦＳＸ信号を高速で誤りなく伝送するため
にはビットレートを高め、さらにシフト周波数の比を大
きくし、ノイズに強くすることが必要となるが、従来の
アナログ型のＦＳＫ復調器では歪が増大し、追従ができ
ない等の問題点が生ずる。さらに、アナログ型のＦＳＫ
復調器の一部を構成するコイルやフィルタの設計が不能
となったりするという問題点があった。
また、デジタルＰＬＬ回路を用いたＦＳＫ復調器では追
従性が悪く、上記の如くビットレートが高く、シフト周
波数の比が大きい場合には使用できないという問題点が
あった。
従性が悪く、上記の如くビットレートが高く、シフト周
波数の比が大きい場合には使用できないという問題点が
あった。
さらにデジタル信号処理を用いた大規模なものも考えら
れるが、この場合は大規模となるほか、高価なものにな
るという問題点もあった。
れるが、この場合は大規模となるほか、高価なものにな
るという問題点もあった。
この発明は、集積回路化に適し、かつ高シフト周波数比
、キャリヤ周波数対ビツトレートが低い場合にもＦＳＫ
信号を復調できるＦＳＸ復調器を提供することを目的と
する。
、キャリヤ周波数対ビツトレートが低い場合にもＦＳＫ
信号を復調できるＦＳＸ復調器を提供することを目的と
する。
（課題を解決するための手段）
この発明の第１請求項のＦＳＫ復調器は、ＦＳＫ信号の
立上がりを検出する立上がり検出手段と、初期値設定手
段と、初期値設定手段に設定された初期値がプリセット
され、かつクロック信号を計数する計数手段と、計数手
段の出力を入力して計数手段の出力と所定値だけ大きい
データを出力するデータ生成手段と、計数手段の出力を
ラッチするラッチ手段と、データ生成手段からの出力が
ラッチ手段によるラッチデータ以上となったことを検出
する検出手段と、ビットクロック信号、ラッチ手段への
ストローブパルスおよびストローブパルスに遅れたロー
ドパルスを検出手段が検出出力発生中における立上がり
検出手段からの立上がり検出出力に同期して出力する制
御手段と、立上がり検出手段からの立上がり検出出力を
計数するカウンタと、カウンタの出力中の所定ビット位
置出力をビットクロック信号で読み込むＤフリップフロ
ップとを備えたことを特徴とするものである。
立上がりを検出する立上がり検出手段と、初期値設定手
段と、初期値設定手段に設定された初期値がプリセット
され、かつクロック信号を計数する計数手段と、計数手
段の出力を入力して計数手段の出力と所定値だけ大きい
データを出力するデータ生成手段と、計数手段の出力を
ラッチするラッチ手段と、データ生成手段からの出力が
ラッチ手段によるラッチデータ以上となったことを検出
する検出手段と、ビットクロック信号、ラッチ手段への
ストローブパルスおよびストローブパルスに遅れたロー
ドパルスを検出手段が検出出力発生中における立上がり
検出手段からの立上がり検出出力に同期して出力する制
御手段と、立上がり検出手段からの立上がり検出出力を
計数するカウンタと、カウンタの出力中の所定ビット位
置出力をビットクロック信号で読み込むＤフリップフロ
ップとを備えたことを特徴とするものである。
この発明の第２請求項のＦＳＸ復調器は、ＦＳＫ信号の
立上がりを検出する立上がり検出手段と、初期値設定手
段と、初期値設定手段に設定された初期値がプリセット
され、かつクロック信号を計数する計数手段と、計数手
段の出力を入力して計数手段の出力と所定値だけ小さい
データを出力するデータ生成手段と、データ生成手段の
出力をラッチするラッチ手段と、計数手段からの出力が
ラッチ手段によるラッチデータ以上となったことを検出
する検出手段と、ビットクロツタ信号、ラッチ手段への
ストローブパルスおよびストローブパルスに遅れたロー
ドパルスを検出手段が検出出力発生中における立上がり
検出手段からの立上がり検出出力に同期して出力する制
御手段と、立上がり検出手段からの立上がり検出出力を
計数するカウンタと、カウンタの出力中の所定ビット位
置出力をビットクロック信号で読み込むＤフリップフロ
ップとを備えたことを特徴とするものである。
立上がりを検出する立上がり検出手段と、初期値設定手
段と、初期値設定手段に設定された初期値がプリセット
され、かつクロック信号を計数する計数手段と、計数手
段の出力を入力して計数手段の出力と所定値だけ小さい
データを出力するデータ生成手段と、データ生成手段の
出力をラッチするラッチ手段と、計数手段からの出力が
ラッチ手段によるラッチデータ以上となったことを検出
する検出手段と、ビットクロツタ信号、ラッチ手段への
ストローブパルスおよびストローブパルスに遅れたロー
ドパルスを検出手段が検出出力発生中における立上がり
検出手段からの立上がり検出出力に同期して出力する制
御手段と、立上がり検出手段からの立上がり検出出力を
計数するカウンタと、カウンタの出力中の所定ビット位
置出力をビットクロック信号で読み込むＤフリップフロ
ップとを備えたことを特徴とするものである。
（作用）
上記の如く構成した第１請求項のＦＳＫ復調器では、デ
ータ生成手段からの出力が計数手段による計数値をラッ
チしたラッチ手段からの出力以上になっている期間が、
ＦＳＫ信号の基になるデジタル符号が論理ＩＴ Ｏ１１
から論理ＩＩ Ｉ １１に変ったときを含む所定範囲内
に来るように初期値が設定されている。このため、検出
手段が検出出力を発生している期間は上記所定範囲内で
あり、この所定範囲内において立上がり検出手段からの
立上がり検出出力が出力されたときは上記デジタル符号
が論理ｕ Ｏｕから論理ｕ １ ｔｅに変ったときであ
る。
ータ生成手段からの出力が計数手段による計数値をラッ
チしたラッチ手段からの出力以上になっている期間が、
ＦＳＫ信号の基になるデジタル符号が論理ＩＴ Ｏ１１
から論理ＩＩ Ｉ １１に変ったときを含む所定範囲内
に来るように初期値が設定されている。このため、検出
手段が検出出力を発生している期間は上記所定範囲内で
あり、この所定範囲内において立上がり検出手段からの
立上がり検出出力が出力されたときは上記デジタル符号
が論理ｕ Ｏｕから論理ｕ １ ｔｅに変ったときであ
る。
したがって、ビットクロック信号、ラッチ手段へのスト
ローブパルスおよびロードパルスは上記デジタル符号が
論理ｕ Ｏｒｒから論理ｔｔ １ ｔｔへ変ったときに
同期して出力される。
ローブパルスおよびロードパルスは上記デジタル符号が
論理ｕ Ｏｒｒから論理ｔｔ １ ｔｔへ変ったときに
同期して出力される。
一方、立上がり検出手段からの立上がり検出出力は力う
ンタで計数され、カウンタの出力中の所定ビット位置出
力が、ビットクロック信号でＤフリップフロップで読み
込まれる。しかるにビットクロックは上記の如くデジタ
ル符号が論理ｔｔ Ｏｒｅから論理ＩＩ Ｉ ＩＴへ変
ったときに同期して出力されるため、入力ＦＳＫ信号を
デコードした出力がＤフリップフロップから出力される
ことになる。
ンタで計数され、カウンタの出力中の所定ビット位置出
力が、ビットクロック信号でＤフリップフロップで読み
込まれる。しかるにビットクロックは上記の如くデジタ
ル符号が論理ｔｔ Ｏｒｅから論理ＩＩ Ｉ ＩＴへ変
ったときに同期して出力されるため、入力ＦＳＫ信号を
デコードした出力がＤフリップフロップから出力される
ことになる。
また、第２請求項のＦＳＸ復調器の作用も第１請求項の
ＦＳＫ復調器の場合と同様である。
ＦＳＫ復調器の場合と同様である。
（実施例）
以下、この発明を実施例により説明する。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。
ある。
１１はＦＳＸ信号の入力端子を、１２はリセット信号の
入力端子を、１３はクロック信号の入力端子を示してい
る。
入力端子を、１３はクロック信号の入力端子を示してい
る。
ＦＳＫ信号は立上がり検出回路１４に供給して立上がり
が検出され、同時にキャリア検出回路１５に供給してキ
ャリアが検出される。
が検出され、同時にキャリア検出回路１５に供給してキ
ャリアが検出される。
立上がり検出回路１４にて検出した立上がり検出出力、
キャリア検出出力、リセット信号および後記するコンパ
レータ１６からの（Ａ≧Ｂ） （７）トきの出力を制御
回路１８に供給し、ロードパルス、セレクト信号、スト
ローブパルスおよびビ・ントクロツタ信号を生成する。
キャリア検出出力、リセット信号および後記するコンパ
レータ１６からの（Ａ≧Ｂ） （７）トきの出力を制御
回路１８に供給し、ロードパルス、セレクト信号、スト
ローブパルスおよびビ・ントクロツタ信号を生成する。
制御口、路１日は第２図に示す如くコンパレータ１６か
らの出力、立上がり検出出力およびキャリア検出出力を
入力とするアンドゲート１８−１、クロック信号、リセ
ット信号およびデータ入力としてアンドゲート１８−４
の出力を入力とするＤフリップフロップ１８４、アント
ゲ−）１８−＋の出力でゲートが開閉され、かつＤフリ
ップフロップ１８−１のＱ出力をストローブパルスとし
て出力するアンドゲート１８−３、アンドゲートｌ Ｂ
−＋の出力でゲートが開閉され、かつＤフリップフロッ
プ１８４のＱ出力を出力するアンドゲート１８−４、ア
ントゲ−１−ＩＬ４の出力を反転してロードパルスとす
るインバータ１８−３およびアンドゲート１Ｂ−４の出
力でセットされ、かつリセット信号でリセットされるフ
リップフロップ１８−６とからなり、アンドゲート１８
．、ｌの出力をピッドクロツタとし、フリップフロップ
１８−６のＱ出力をセレクト信号とする。制御回路１８
の入出力のタイミングは、Ａ≧Ｂ＝論理ｆｆ １ ｆｌ
およびキャリヤ検出（＝論理ｆｆ Ｉ Ｉｆ ）のとき
、第３図に示す如くである。
らの出力、立上がり検出出力およびキャリア検出出力を
入力とするアンドゲート１８−１、クロック信号、リセ
ット信号およびデータ入力としてアンドゲート１８−４
の出力を入力とするＤフリップフロップ１８４、アント
ゲ−）１８−＋の出力でゲートが開閉され、かつＤフリ
ップフロップ１８−１のＱ出力をストローブパルスとし
て出力するアンドゲート１８−３、アンドゲートｌ Ｂ
−＋の出力でゲートが開閉され、かつＤフリップフロッ
プ１８４のＱ出力を出力するアンドゲート１８−４、ア
ントゲ−１−ＩＬ４の出力を反転してロードパルスとす
るインバータ１８−３およびアンドゲート１Ｂ−４の出
力でセットされ、かつリセット信号でリセットされるフ
リップフロップ１８−６とからなり、アンドゲート１８
．、ｌの出力をピッドクロツタとし、フリップフロップ
１８−６のＱ出力をセレクト信号とする。制御回路１８
の入出力のタイミングは、Ａ≧Ｂ＝論理ｆｆ １ ｆｌ
およびキャリヤ検出（＝論理ｆｆ Ｉ Ｉｆ ）のとき
、第３図に示す如くである。
第３図において、（ａ）は立上がり検出回路１４の出力
、（ｂ）はビットクロツタ信号、（ｃ）はＤフリップフ
ロップ１８−ｔのＱ出力、（ｄ）はＤフリップフロップ
１８−２のＱ出力、（ｅ）はストローブパルス、（ｆ）
はロードパルスを示し、（ｇ）はセレクト信号を示し、
セレクト信号は１回目のみ変化する。
、（ｂ）はビットクロツタ信号、（ｃ）はＤフリップフ
ロップ１８−ｔのＱ出力、（ｄ）はＤフリップフロップ
１８−２のＱ出力、（ｅ）はストローブパルス、（ｆ）
はロードパルスを示し、（ｇ）はセレクト信号を示し、
セレクト信号は１回目のみ変化する。
カウンタ２０は制御回路１８からのロードパルスを受け
てレジスタ１９に設定した初期値がロードパルスの立下
がりでロードされ、かつクロック信号を計数する。カウ
ンタ１７は制御回路１８からのロードパルスを受けてレ
ジスタ２１に設定した初期値がロードパルスの立下がり
でロードされ、かつクロック信号を計数する。
てレジスタ１９に設定した初期値がロードパルスの立下
がりでロードされ、かつクロック信号を計数する。カウ
ンタ１７は制御回路１８からのロードパルスを受けてレ
ジスタ２１に設定した初期値がロードパルスの立下がり
でロードされ、かつクロック信号を計数する。
カウンタ２０は６ビツトのカウンタで構成してあり、カ
ウンタ１７は６ビツトのカウンタで構成しである。カウ
ンタ１７の計数値とレジスタ２２に設定した初期値とを
マルチプレクサ２３に供給し、マルチプレクサ２３に供
給されるセレクト信号により、リセット信号が供給され
たときに続く最初の立上がり検出時までレジスタ２２の
初期値を選択し、以後カウンタ１７の計数値を選択して
出力する。マルチプレクサ２３により選択された出力は
ラッチ回路２４に供給し、ストローブパルスの立上がり
でラッチ回路２４にラッチされる。
ウンタ１７は６ビツトのカウンタで構成しである。カウ
ンタ１７の計数値とレジスタ２２に設定した初期値とを
マルチプレクサ２３に供給し、マルチプレクサ２３に供
給されるセレクト信号により、リセット信号が供給され
たときに続く最初の立上がり検出時までレジスタ２２の
初期値を選択し、以後カウンタ１７の計数値を選択して
出力する。マルチプレクサ２３により選択された出力は
ラッチ回路２４に供給し、ストローブパルスの立上がり
でラッチ回路２４にラッチされる。
カウンタ２０の計数値Ａとラッチ回路２４にラッチされ
たデータＢとはコンパレータ１６で比較され、Ａ≧Ｂの
ときの出力（論理Ｉｆ １ Ｉｆ ）は制御回路１８に
供給する。
たデータＢとはコンパレータ１６で比較され、Ａ≧Ｂの
ときの出力（論理Ｉｆ １ Ｉｆ ）は制御回路１８に
供給する。
一方、立上がり検出出力はカウンタ２５に供給して計数
、カウンタ２５の計数値中のＬＳＢ＋２ビット目はビッ
トクロック信号がクロックとして供給されているＤフリ
ップフロップ２６に供給して、Ｄフリップフロップ２６
からＦＳＫデコード出力を得る。
、カウンタ２５の計数値中のＬＳＢ＋２ビット目はビッ
トクロック信号がクロックとして供給されているＤフリ
ップフロップ２６に供給して、Ｄフリップフロップ２６
からＦＳＫデコード出力を得る。
上記の如く構成したこの発明の一実施例において、クロ
ック信号（ＣＫ）を８Ｍｔ＋ｚ、ＦＳＸ信号はローシフ
ト周波数が８００ＫＨｚ、ハイシフト周波数が１．３３
３ＭＨ２の場合を例に説明する。この場合のビットレー
トは２６６．７ｋｂｐｓであり、１ビツトデータ中のク
ロック信号（ＣＫ）は３：５の比となり、１ビツトデー
タ中のクロック信号（ＣＫ）数はｕ ３０ ｎとなる。
ック信号（ＣＫ）を８Ｍｔ＋ｚ、ＦＳＸ信号はローシフ
ト周波数が８００ＫＨｚ、ハイシフト周波数が１．３３
３ＭＨ２の場合を例に説明する。この場合のビットレー
トは２６６．７ｋｂｐｓであり、１ビツトデータ中のク
ロック信号（ＣＫ）は３：５の比となり、１ビツトデー
タ中のクロック信号（ＣＫ）数はｕ ３０ ｎとなる。
レジスタ１９に設定される初期値Ａｉ と、レジスタ２
１に設定される初期値Ｂｉ と、レジスタ２２に設定さ
れる初期値Ｍｉ との間には次の関係があることが望ま
しい。Ｌ＝ツクロックレートビットレートとすれば、Ｍ
ｉ Ｂｉ＝Ｌ Ｌ、Ｂｉ −Ａｉ ＝に、に≦５
とする。ＫはＦＳＫ入力周波数の変化に対するＭｉの値
の追従性を示す値で大きいほど追従性は良いが、ノイズ
等の入力に対して問題があり、本例ではに＝４とし、Ｍ
ｉ＝Ｉｔ ５ Ｉｔ、Ｂｉ＝”−２４”１，６．ｔ ＝
Ｉｔ ２０１″とする。
１に設定される初期値Ｂｉ と、レジスタ２２に設定さ
れる初期値Ｍｉ との間には次の関係があることが望ま
しい。Ｌ＝ツクロックレートビットレートとすれば、Ｍ
ｉ Ｂｉ＝Ｌ Ｌ、Ｂｉ −Ａｉ ＝に、に≦５
とする。ＫはＦＳＫ入力周波数の変化に対するＭｉの値
の追従性を示す値で大きいほど追従性は良いが、ノイズ
等の入力に対して問題があり、本例ではに＝４とし、Ｍ
ｉ＝Ｉｔ ５ Ｉｔ、Ｂｉ＝”−２４”１，６．ｔ ＝
Ｉｔ ２０１″とする。
上記においてリセット信号は第４図（ａ）に示すタイミ
ングで発生し、クロック信号（ＣＫ）は第４図（ｂ）に
示すタイミングで変化するものとし、かつＦＳＫ信号は
第４図（ｃ）に示す如くであるとする。ＦＳＫ信号を受
けてキャリア検出回路１５の出力は第４図（ｄ）に示す
如くであり、立上がり検出回路１４の出力は第４図（ｅ
）に示す如くである。
ングで発生し、クロック信号（ＣＫ）は第４図（ｂ）に
示すタイミングで変化するものとし、かつＦＳＫ信号は
第４図（ｃ）に示す如くであるとする。ＦＳＫ信号を受
けてキャリア検出回路１５の出力は第４図（ｄ）に示す
如くであり、立上がり検出回路１４の出力は第４図（ｅ
）に示す如くである。
クロック信号（ＣＫ）、コンパレータ１６からの出力、
リセット信号、立上がり検出出力およびキャリア検出出
力を受けた制御回路１８から出力されるロードパルス、
ストローブパルスおよびビットクロック信号は、第４図
（ｆ）、し） 、（ｎ）の如くである。セレクトパルス
はリセット後１回目にのみ出力される。したがって、第
４図（ｆ） のロードパルス（Ｌ Ｄ、、 Ｌ Ｄ、
、 Ｌ Ｄりにてレジスタ１９に設定された初期値、レ
ジスタ２１に設定された初期値がカウンタ２０．１７に
各別にロードさ、れ、続いて入力されるクロック信号（
ＣＫ）を計数していく。カウンタ２０の計数値は第４図
（ｈ）に示す如くであり、カウンタ１７の計数値は第４
図（ｉ）に示す如くである。一方、セレクト信号によっ
てストローブパルスＳＴ、が出力される時点においてレ
ジスタ２２にて設定された初期値がマルチプレクサ２３
から出力されており、ストローブ信号ＳＴ、によってラ
ッチ回路２４にラッチされている。したがってストロー
ブパルス信号ＳＴ、が出力された後、次のストローブパ
ルスＳＴ、によってカウンタ１７の計数値がラッチ回路
２４によりラッチされるまでは、カウンタ２０の計数値
とレジスタ２２にて設定された初期値とがコンパレータ
１６によって比較され、コンパレータ１６からの出力は
第４図（ｊ）に示す如くになる。ストローブパルスＳＴ
、が出力された後はセレクト信号により、マルチプレク
サ２３はカウンタ１７の計数値を選択している。
リセット信号、立上がり検出出力およびキャリア検出出
力を受けた制御回路１８から出力されるロードパルス、
ストローブパルスおよびビットクロック信号は、第４図
（ｆ）、し） 、（ｎ）の如くである。セレクトパルス
はリセット後１回目にのみ出力される。したがって、第
４図（ｆ） のロードパルス（Ｌ Ｄ、、 Ｌ Ｄ、
、 Ｌ Ｄりにてレジスタ１９に設定された初期値、レ
ジスタ２１に設定された初期値がカウンタ２０．１７に
各別にロードさ、れ、続いて入力されるクロック信号（
ＣＫ）を計数していく。カウンタ２０の計数値は第４図
（ｈ）に示す如くであり、カウンタ１７の計数値は第４
図（ｉ）に示す如くである。一方、セレクト信号によっ
てストローブパルスＳＴ、が出力される時点においてレ
ジスタ２２にて設定された初期値がマルチプレクサ２３
から出力されており、ストローブ信号ＳＴ、によってラ
ッチ回路２４にラッチされている。したがってストロー
ブパルス信号ＳＴ、が出力された後、次のストローブパ
ルスＳＴ、によってカウンタ１７の計数値がラッチ回路
２４によりラッチされるまでは、カウンタ２０の計数値
とレジスタ２２にて設定された初期値とがコンパレータ
１６によって比較され、コンパレータ１６からの出力は
第４図（ｊ）に示す如くになる。ストローブパルスＳＴ
、が出力された後はセレクト信号により、マルチプレク
サ２３はカウンタ１７の計数値を選択している。
そこでストローブパルスＳ Ｔ ｚが出力されたときは
カウンタ２０の計数値はＩＩ ９ Ｉｆであり、カウン
タ１７の計数値はｔｔ ５ ｎである。ストローブパル
スＳＴ、によってラッチ回路２４にはｒｔ ５ ｒｔ（
カウンタ１７の計数値）がラッチされる。引き続くロー
ドパルスＬＤ２によりカウンタ２０および１７にはレジ
スタ２２に設定された初期値”−２０″、レジスタ２１
に設定された初期値１ｔ２４ＦＦがロードされる。つい
でクロック信号を計数していく。したがって、ストロー
ブパルスＳ Ｔ ３ 、ロードパルスＬ Ｄ ｓが出力
されたときにおいても、ストローブパルスＳＴｚ、ロー
ドパルスＬＤ、が出力された場合と同様に作用する。こ
の結果、カウンタ２０の計数値、カウンタ１７の計数値
およびコンパレータ１６のＡ≧Ｂ出力は第４図（ｈ）
、（ｉ）および（ｊ）になることは容易に理解できよう
。
カウンタ２０の計数値はＩＩ ９ Ｉｆであり、カウン
タ１７の計数値はｔｔ ５ ｎである。ストローブパル
スＳＴ、によってラッチ回路２４にはｒｔ ５ ｒｔ（
カウンタ１７の計数値）がラッチされる。引き続くロー
ドパルスＬＤ２によりカウンタ２０および１７にはレジ
スタ２２に設定された初期値”−２０″、レジスタ２１
に設定された初期値１ｔ２４ＦＦがロードされる。つい
でクロック信号を計数していく。したがって、ストロー
ブパルスＳ Ｔ ３ 、ロードパルスＬ Ｄ ｓが出力
されたときにおいても、ストローブパルスＳＴｚ、ロー
ドパルスＬＤ、が出力された場合と同様に作用する。こ
の結果、カウンタ２０の計数値、カウンタ１７の計数値
およびコンパレータ１６のＡ≧Ｂ出力は第４図（ｈ）
、（ｉ）および（ｊ）になることは容易に理解できよう
。
一方、立上がり検出回路１４の出力を計数したカウンタ
２５の各ピットの出力は第４図（ｋ）〜（ｍ）に示す如
くである。ここでカウンタ２５の計数値のＬＳＢは第４
図（ｋ）に、（ＬＳＢ＋１）は第４図（ｊＩりに、（Ｌ
ＳＢ＋２）は第４図（ｏ＋）に示しである。
２５の各ピットの出力は第４図（ｋ）〜（ｍ）に示す如
くである。ここでカウンタ２５の計数値のＬＳＢは第４
図（ｋ）に、（ＬＳＢ＋１）は第４図（ｊＩりに、（Ｌ
ＳＢ＋２）は第４図（ｏ＋）に示しである。
カウンタ２５の計数値の（ＬＳＢ＋２）はＤフリップフ
ロップ２６にて読み取られてＦＳＸデコード出力として
出力される。第４図（ｐ）はＦＳＫデコード出力を示し
ている。第４図（ｋ）〜（ｍ）のビットクロック信号が
出力されているときの値はαの時点で” １０１ ”
（＝５）であり、第４図（ｃ）および（ｎ）に示した如
くビットクロック間に、ハイシフト周波数信号（論理ｔ
ｔ Ｏ＋ｔ ）のパルスが５回継続したことが示され、
βの時点で” ０１１”（＝３）であり、第４図（ｃ）
および（ｎ）に示した如くビットクロック間に、ローシ
フト周波数信号（論理Ｉｔ Ｉ ＩＩ ）のパルスが３
回継続したことが示されており、論理１１１１１が継続
している期間、ＦＳＫデコード出力は論理Ｉｆ Ｉ １
１が出力されて、その旨示している。
ロップ２６にて読み取られてＦＳＸデコード出力として
出力される。第４図（ｐ）はＦＳＫデコード出力を示し
ている。第４図（ｋ）〜（ｍ）のビットクロック信号が
出力されているときの値はαの時点で” １０１ ”
（＝５）であり、第４図（ｃ）および（ｎ）に示した如
くビットクロック間に、ハイシフト周波数信号（論理ｔ
ｔ Ｏ＋ｔ ）のパルスが５回継続したことが示され、
βの時点で” ０１１”（＝３）であり、第４図（ｃ）
および（ｎ）に示した如くビットクロック間に、ローシ
フト周波数信号（論理Ｉｔ Ｉ ＩＩ ）のパルスが３
回継続したことが示されており、論理１１１１１が継続
している期間、ＦＳＫデコード出力は論理Ｉｆ Ｉ １
１が出力されて、その旨示している。
また上記した一実施例においてカウンタ１７および２０
の２個のカウンタを構成要素の一部とした場合を例示し
た。しかし、上記第４図（ｈ）および（ｉ）からも明ら
かな如くカウンタ１７の計数値とカウンタ２０の計数値
との間に計数値差１１４９１が常に存在する。したがっ
てレジスタ１９およびカウンタ２０に代って、カウンタ
１７の計数値を入力とし、かつカウンタ１７の計数値に
ｕ ＋４ ＷＴを加えるフルアダで置換することもでき
る。
の２個のカウンタを構成要素の一部とした場合を例示し
た。しかし、上記第４図（ｈ）および（ｉ）からも明ら
かな如くカウンタ１７の計数値とカウンタ２０の計数値
との間に計数値差１１４９１が常に存在する。したがっ
てレジスタ１９およびカウンタ２０に代って、カウンタ
１７の計数値を入力とし、かつカウンタ１７の計数値に
ｕ ＋４ ＷＴを加えるフルアダで置換することもでき
る。
逆に、レジスタ２１およびカウンタ１７に代っ置換する
こともできる。
こともできる。
（発明の効果）
以上説明した如くこの第１および第２請求項の発明によ
れば、論理回路によって構成でき、高シフト周波数比、
キャリヤ周波数対ビツトレートが低いＦＳＫ信号も復調
できて、本発明のＦＳＫ復調器を用いることによって高
ビットレートの通信が歪少なく高品質で受信できる効果
がある。
れば、論理回路によって構成でき、高シフト周波数比、
キャリヤ周波数対ビツトレートが低いＦＳＫ信号も復調
できて、本発明のＦＳＫ復調器を用いることによって高
ビットレートの通信が歪少なく高品質で受信できる効果
がある。
さらにデジタル信号処理を用いたＦＳＫ復調器に比して
回路構成が小規模であり、かつ集積回路化が可能である
ため小型化ができるほか、高信鯨度のものが得られる効
果がある。
回路構成が小規模であり、かつ集積回路化が可能である
ため小型化ができるほか、高信鯨度のものが得られる効
果がある。
さらにアナログ形のＦＳＫ復調器に比してコイル、フィ
ルタが不要であるため、歪の少ない復調出力を得ること
ができ、高品質の復調と同時に集積回路化の利点も生か
せる。
ルタが不要であるため、歪の少ない復調出力を得ること
ができ、高品質の復調と同時に集積回路化の利点も生か
せる。
第１図はこの発明の一実施例の構成を示すブロック図。
第２図および第３図はこの発明の一実施例における制御
回路のブロック図および該制御回路の作用の説明に供す
るタイミング図。 第４図はこの発明の一実施例の作用の説明に供するタイ
ミング図。 第５図（ａ）〜（ｄ）は従来例の構成を示すブロック図
。 １４・・・立上がり検出回路、１５・・・キャリア検出
回路、１６・・・コンパレータ、１７．２０および２５
・・・カウンタ、１８・・・制御回路、１９．２１およ
び２２・・・初期値が設定されるレジスタ、２３・・・
マルチプレクサ、２４・・・ラッチ回路、２６・・・Ｄ
フリップフロップ。
回路のブロック図および該制御回路の作用の説明に供す
るタイミング図。 第４図はこの発明の一実施例の作用の説明に供するタイ
ミング図。 第５図（ａ）〜（ｄ）は従来例の構成を示すブロック図
。 １４・・・立上がり検出回路、１５・・・キャリア検出
回路、１６・・・コンパレータ、１７．２０および２５
・・・カウンタ、１８・・・制御回路、１９．２１およ
び２２・・・初期値が設定されるレジスタ、２３・・・
マルチプレクサ、２４・・・ラッチ回路、２６・・・Ｄ
フリップフロップ。
Claims (2)
- （１）ＦＳＫ信号の立上がりを検出する立上がり検出手
段と、初期値設定手段と、初期値設定手段に設定された
初期値がプリセットされ、かつクロック信号を計数する
計数手段と、計数手段の出力を入力して計数手段の出力
と所定値だけ大きいデータを出力するデータ生成手段と
、計数手段の出力をラッチするラッチ手段と、データ生
成手段からの出力がラッチ手段によるラッチデータ以上
となったことを検出する検出手段と、ビットクロック信
号、ラッチ手段へのストローブパルスおよびストローブ
パルスに遅れたロードパルスを検出手段が検出出力発生
中における立上がり検出手段からの立上がり検出出力に
同期して出力する制御手段と、立上がり検出手段からの
立上がり検出出力を計数するカウンタと、カウンタの出
力中の所定ビット位置出力をビットクロック信号で読み
込むＤフリップフロップとを備えたことを特徴とするＦ
ＳＫ復調器。 - （２）ＦＳＫ信号の立上がりを検出する立上がり検出手
段と、初期値設定手段と、初期値設定手段に設定された
初期値がプリセットされ、かつクロック信号を計数する
計数手段と、計数手段の出力を入力して計数手段の出力
と所定値だけ小さいデータを出力するデータ生成手段と
、データ生成手段の出力をラッチするラッチ手段と、計
数手段からの出力がラッチ手段によるラッチデータ以上
となったことを検出する検出手段と、ビットクロック信
号、ラッチ手段へのストローブパルスおよびストローブ
パルスに遅れたロードパルスを検出手段が検出出力発生
中における立上がり検出手段からの立上がり検出出力に
同期して出力する制御手段と、立上がり検出手段からの
立上がり検出出力を計数するカウンタと、カウンタの出
力中の所定ビット位置出力をビットクロック信号で読み
込むＤフリップフロップとを備えたことを特徴とするＦ
ＳＫ復調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184417A JPH0350934A (ja) | 1989-07-19 | 1989-07-19 | Ｆｓｋ復調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184417A JPH0350934A (ja) | 1989-07-19 | 1989-07-19 | Ｆｓｋ復調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350934A true JPH0350934A (ja) | 1991-03-05 |
Family
ID=16152803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184417A Pending JPH0350934A (ja) | 1989-07-19 | 1989-07-19 | Ｆｓｋ復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62299211A (ja) * | 1986-06-20 | 1987-12-26 | 松下電器産業株式会社 | 調理器の安全装置 |
| WO2001032749A1 (en) * | 1999-11-01 | 2001-05-10 | Kaneka Corporation | Novel diamine, novel acid dianhydride, and novel polyimide composition formed therefrom |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936258A (ja) * | 1972-08-04 | 1974-04-04 | ||
| JPS5348451A (en) * | 1976-10-14 | 1978-05-01 | Mitsubishi Electric Corp | Frequency-modulated wave demodulator circuit |
| JPS6361536A (ja) * | 1986-09-01 | 1988-03-17 | Hitachi Ltd | Ｆｓｋ信号復調回路 |
-
1989
- 1989-07-19 JP JP1184417A patent/JPH0350934A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936258A (ja) * | 1972-08-04 | 1974-04-04 | ||
| JPS5348451A (en) * | 1976-10-14 | 1978-05-01 | Mitsubishi Electric Corp | Frequency-modulated wave demodulator circuit |
| JPS6361536A (ja) * | 1986-09-01 | 1988-03-17 | Hitachi Ltd | Ｆｓｋ信号復調回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62299211A (ja) * | 1986-06-20 | 1987-12-26 | 松下電器産業株式会社 | 調理器の安全装置 |
| WO2001032749A1 (en) * | 1999-11-01 | 2001-05-10 | Kaneka Corporation | Novel diamine, novel acid dianhydride, and novel polyimide composition formed therefrom |
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