JPH0351104B2 - - Google Patents
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- JPH0351104B2 JPH0351104B2 JP58048240A JP4824083A JPH0351104B2 JP H0351104 B2 JPH0351104 B2 JP H0351104B2 JP 58048240 A JP58048240 A JP 58048240A JP 4824083 A JP4824083 A JP 4824083A JP H0351104 B2 JPH0351104 B2 JP H0351104B2
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- JP
- Japan
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- signal
- normal
- scan
- output
- switching
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
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- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は論理集積回路、特に、組合せ回路を含
みスキヤンパスを備えた論理集積回路に関する。
みスキヤンパスを備えた論理集積回路に関する。
近年、論理集積回路の集積化が顕著化し、複雑
な論理機能が高密度に集積化できるようになつた
反面、回路の複雑さおよび集積回路の入出力端子
数の制約等により、大規模な論理集積回路の故障
のテストは一層困難になつている。このため、こ
のような論理集積回路には故障のテストが容易に
なるように、予め論理集積回路の構成に工夫をし
ておくことがある。
な論理機能が高密度に集積化できるようになつた
反面、回路の複雑さおよび集積回路の入出力端子
数の制約等により、大規模な論理集積回路の故障
のテストは一層困難になつている。このため、こ
のような論理集積回路には故障のテストが容易に
なるように、予め論理集積回路の構成に工夫をし
ておくことがある。
従来のこの種の論理集積回路は、通常の順序回
路動作のために内部記憶素子として存在するフリ
ツプフロツプやレジスタを相互に接続して構成し
たシフトレジスタ（スキヤンパス）を含み、順序
回路を組合せ回路（デコーダ、エンコーダ、コン
パレータ、マルチプレクサ等からなる）と分離し
てテストすることを可能にしている。テスタから
被試験論理集積回路にビツト直列で供給されたス
キヤンデータは、スキヤンパスを経由してテスタ
に出力され、この出力データがスキヤンデータに
対する期待値データと比較されることにより、論
理集積回路のテストを行なう。
路動作のために内部記憶素子として存在するフリ
ツプフロツプやレジスタを相互に接続して構成し
たシフトレジスタ（スキヤンパス）を含み、順序
回路を組合せ回路（デコーダ、エンコーダ、コン
パレータ、マルチプレクサ等からなる）と分離し
てテストすることを可能にしている。テスタから
被試験論理集積回路にビツト直列で供給されたス
キヤンデータは、スキヤンパスを経由してテスタ
に出力され、この出力データがスキヤンデータに
対する期待値データと比較されることにより、論
理集積回路のテストを行なう。
このような従来構成においては、テストをスキ
ヤンパスのみを使用して行なつているため、スキ
ヤンパスに接続可能なフリツプフロツプやレジス
タ類しかテストできないという第１の欠点があ
る。また、スキヤンパスと通常動作時のノーマル
パスとでは信号の通過するゲートが異なるため、
通常動作時には異常でもテスト時には正常と判定
される場合があり、不良原因や不良個所の摘出が
困難になることがあるという第２の欠点がある。
ヤンパスのみを使用して行なつているため、スキ
ヤンパスに接続可能なフリツプフロツプやレジス
タ類しかテストできないという第１の欠点があ
る。また、スキヤンパスと通常動作時のノーマル
パスとでは信号の通過するゲートが異なるため、
通常動作時には異常でもテスト時には正常と判定
される場合があり、不良原因や不良個所の摘出が
困難になることがあるという第２の欠点がある。
これら第１の欠点および第２の欠点を除去する
とために、テストをスキヤンパスのみに頼らず、
回路内部に多数の観測点を設定し、この観測点に
おける信号を観測することにより、不良原因や不
良個所の摘出および動作解析を行なうべく、論理
集積回路に外部出力端子を設けることは容易に考
えられる。しかしながら、このような容易な構成
では、当然ピンネツクという深刻な問題を招来す
ることになる。
とために、テストをスキヤンパスのみに頼らず、
回路内部に多数の観測点を設定し、この観測点に
おける信号を観測することにより、不良原因や不
良個所の摘出および動作解析を行なうべく、論理
集積回路に外部出力端子を設けることは容易に考
えられる。しかしながら、このような容易な構成
では、当然ピンネツクという深刻な問題を招来す
ることになる。
本発明の目的は、外部出力端子の増数を伴なう
ことなく、内部観測信号を外部に取り出すことが
できるようになる論理集積回路を提供することに
ある。
ことなく、内部観測信号を外部に取り出すことが
できるようになる論理集積回路を提供することに
ある。
本発明の集積回路は、組合せ回路を含みスキヤ
ンパスを備えた論理集積回路において、 前記スキヤンパスからのスキヤンアウト信号と
前記組合せ回路の少なくとも１つの内部観測信号
とを切替え信号に応答して同一端子から外部に切
り替え出力するための切替え手段と、 前記切替え信号を前記切替え手段に予め供給す
る切替え信号供給手段 とを設けたことを特徴とする。
ンパスを備えた論理集積回路において、 前記スキヤンパスからのスキヤンアウト信号と
前記組合せ回路の少なくとも１つの内部観測信号
とを切替え信号に応答して同一端子から外部に切
り替え出力するための切替え手段と、 前記切替え信号を前記切替え手段に予め供給す
る切替え信号供給手段 とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
本発明の一実施例を示す第１図において、本実
施例は26個の入力信号端子と、19個の出力信号端
子とを備えた大規模論理集積回路（LSI）１であ
る。合計26個の入力信号端子は、スキヤンモード
指定信号SMと、スキヤンデータSDと、スキヤン
クロツクSCと、３個の通常クロツクNCL１，
NCL２およびNCL３と、８個の通常入力データ
NDI１，NDI２，NDI３…NDI８と、12個の通
常入力制御信号NCI１，NCI２，NCI３…NCI１
２の入力を行なわせるための各端子からなる。ま
た、合計19個の出力信号端子は、８個の通常出力
データNDO１，NDO２，NDO３…NDO８と、
10個の通常出力制御信号NCO１，NCO２，NCO
３…NCO１０の出力を行なわせるための各端子
およびテスト出力端子TOからなる。
施例は26個の入力信号端子と、19個の出力信号端
子とを備えた大規模論理集積回路（LSI）１であ
る。合計26個の入力信号端子は、スキヤンモード
指定信号SMと、スキヤンデータSDと、スキヤン
クロツクSCと、３個の通常クロツクNCL１，
NCL２およびNCL３と、８個の通常入力データ
NDI１，NDI２，NDI３…NDI８と、12個の通
常入力制御信号NCI１，NCI２，NCI３…NCI１
２の入力を行なわせるための各端子からなる。ま
た、合計19個の出力信号端子は、８個の通常出力
データNDO１，NDO２，NDO３…NDO８と、
10個の通常出力制御信号NCO１，NCO２，NCO
３…NCO１０の出力を行なわせるための各端子
およびテスト出力端子TOからなる。
LSI１の詳細図を示す第２図を参照すると、本
実施例は組合せ回路２と、マルチプレクサ３と、
インバータ４と、３個の論理積回路５，６および
７と、24個のフリツプフロツプ（FF）Ｆ１，Ｆ
２，Ｆ３…Ｆ２４と、48個のスイツチ（SW）Ｓ
１，Ｓ２，Ｓ３…Ｓ４８とから構成されているこ
とがわかる。
実施例は組合せ回路２と、マルチプレクサ３と、
インバータ４と、３個の論理積回路５，６および
７と、24個のフリツプフロツプ（FF）Ｆ１，Ｆ
２，Ｆ３…Ｆ２４と、48個のスイツチ（SW）Ｓ
１，Ｓ２，Ｓ３…Ｓ４８とから構成されているこ
とがわかる。
組合せ回路２は、デコーダ、エンコーダ、コン
パレータ、マルチプレクサ等から構成されてい
る。また、スイツチＳ１〜Ｓ２４と、フリツプフ
ロツプＦ１〜Ｆ２４と、マルチプレクサ３と、テ
スト出力端子TOとでスキヤンパスを構成してい
ることがわかる。マルチプレクサ３は組合せ回路
２の内部要所のうちから選定された７個所の内部
観測信号Ｋ１〜Ｋ７とスキヤンアウト信号SCO
とを３個の切替え信号Ｍ１〜Ｍ３に応答してテス
ト出力端子TOに切り替え出力する。
パレータ、マルチプレクサ等から構成されてい
る。また、スイツチＳ１〜Ｓ２４と、フリツプフ
ロツプＦ１〜Ｆ２４と、マルチプレクサ３と、テ
スト出力端子TOとでスキヤンパスを構成してい
ることがわかる。マルチプレクサ３は組合せ回路
２の内部要所のうちから選定された７個所の内部
観測信号Ｋ１〜Ｋ７とスキヤンアウト信号SCO
とを３個の切替え信号Ｍ１〜Ｍ３に応答してテス
ト出力端子TOに切り替え出力する。
第３図はスイツチＳ１〜Ｓ４８の詳細図を示
す。本図により、スイツチＳ１〜Ｓ４８の各々は
２個の論理集積回路８および９と、インバータ１
０と、論理和回路１１とから構成されていること
がわかる。スイツチＳ１〜Ｓ２４の入力端子１２
にはスキヤンデータSD（スイツチＳ１のみ）また
は前段のフリツプフロツプＦ１〜Ｆ２３の出力デ
ータ端子（Ｑ端子）出力（スイツチＳ２〜Ｓ２
４）が入力し、入力端子１３には通常入力データ
NDI１（スイツチＳ１）または通常入力データ
NDI２（スイツチＳ２）または通常入力データ
NDI３（スイツチＳ３）または組合せ回路２か
らの出力（スイツチＳ４〜Ｓ２４）が入力し、入
力端子１４にはスキヤンモード指定信号SMが入
力し、出力端子１５は同じ段のフリツプフロツプ
の入力データ端子（Ｄ端子）に接続されている。
スイツチＳ２５〜Ｓ４８の入力端子１２にはスキ
ヤンクロツクSCが入力し、入力端子１３には通
常クロツクNCL１（スイツチＳ２５〜Ｓ２７）
または通常クロツクNCL２（スイツチＳ２８）
または通常クロツクNCL３（スイツチＳ２９〜
Ｓ４８）が入力し、入力端子１４にはスキヤンモ
ード指定信号SMが入力し、出力端子１５は同じ
段のフリツプフロツプのクロツク端子（Ｃ端子）
に接続されている。
す。本図により、スイツチＳ１〜Ｓ４８の各々は
２個の論理集積回路８および９と、インバータ１
０と、論理和回路１１とから構成されていること
がわかる。スイツチＳ１〜Ｓ２４の入力端子１２
にはスキヤンデータSD（スイツチＳ１のみ）また
は前段のフリツプフロツプＦ１〜Ｆ２３の出力デ
ータ端子（Ｑ端子）出力（スイツチＳ２〜Ｓ２
４）が入力し、入力端子１３には通常入力データ
NDI１（スイツチＳ１）または通常入力データ
NDI２（スイツチＳ２）または通常入力データ
NDI３（スイツチＳ３）または組合せ回路２か
らの出力（スイツチＳ４〜Ｓ２４）が入力し、入
力端子１４にはスキヤンモード指定信号SMが入
力し、出力端子１５は同じ段のフリツプフロツプ
の入力データ端子（Ｄ端子）に接続されている。
スイツチＳ２５〜Ｓ４８の入力端子１２にはスキ
ヤンクロツクSCが入力し、入力端子１３には通
常クロツクNCL１（スイツチＳ２５〜Ｓ２７）
または通常クロツクNCL２（スイツチＳ２８）
または通常クロツクNCL３（スイツチＳ２９〜
Ｓ４８）が入力し、入力端子１４にはスキヤンモ
ード指定信号SMが入力し、出力端子１５は同じ
段のフリツプフロツプのクロツク端子（Ｃ端子）
に接続されている。
したがつて、スキヤンモード指定信号SMが論
理“０”のときには、入力端子１３に入力する信
号が出力端子１５に現われるようになるため、ス
イツチＳ１，Ｓ２，Ｓ３，Ｓ４〜Ｓ２４，Ｓ２５
〜Ｓ２７，Ｓ２８およびＳ２９〜Ｓ４８からはそ
れぞれ通常入力データNDI１、通常入力データ
NDI２、通常入力データNDI３、組合せ回路２
の出力、通常クロツクNCL１、通常クロツク
NCL２および通常クロツクNCL３が出力される
ことになる。また、スキヤンモード指定信号SM
が論理“１”のときには、入力端子１２に入力す
る信号が出力端子１５に現われるようになるた
め、スイツチＳ１，Ｓ２〜Ｓ２４およびＳ２５〜
Ｓ４８からはそれぞれスキヤンデータSD、前段
のフリツプフロツプのＱ端子出力およびスキヤン
クロツクSCが出力されることになる。
理“０”のときには、入力端子１３に入力する信
号が出力端子１５に現われるようになるため、ス
イツチＳ１，Ｓ２，Ｓ３，Ｓ４〜Ｓ２４，Ｓ２５
〜Ｓ２７，Ｓ２８およびＳ２９〜Ｓ４８からはそ
れぞれ通常入力データNDI１、通常入力データ
NDI２、通常入力データNDI３、組合せ回路２
の出力、通常クロツクNCL１、通常クロツク
NCL２および通常クロツクNCL３が出力される
ことになる。また、スキヤンモード指定信号SM
が論理“１”のときには、入力端子１２に入力す
る信号が出力端子１５に現われるようになるた
め、スイツチＳ１，Ｓ２〜Ｓ２４およびＳ２５〜
Ｓ４８からはそれぞれスキヤンデータSD、前段
のフリツプフロツプのＱ端子出力およびスキヤン
クロツクSCが出力されることになる。
さて、本LSI１に通常動作を行わせるときに
は、スキヤンモード指定信号SMは論理“０”に
設定される。LSI１は通常入力データNDI１〜
NDI８と通常入力制御信号NCI１〜NCI１２とに
基づき、通常クロツクNCL１〜NCL３に応答し
て動作し、この動作の結果を通常出力データ
NDO１〜NDO８と通常出力制御信号NCO１〜
NCO１０として出力する。このとき論理積回路
５〜７からはそれぞれ通常入力データNDI１〜
NDI３をそれぞれ切替信号Ｍ１〜Ｍ３としてマ
ルチプレクサ３に出力するが、テスト出力端子
TOに得られる信号は通常入力データNDI１〜
NDI３との対応が付かないため無意味である。
は、スキヤンモード指定信号SMは論理“０”に
設定される。LSI１は通常入力データNDI１〜
NDI８と通常入力制御信号NCI１〜NCI１２とに
基づき、通常クロツクNCL１〜NCL３に応答し
て動作し、この動作の結果を通常出力データ
NDO１〜NDO８と通常出力制御信号NCO１〜
NCO１０として出力する。このとき論理積回路
５〜７からはそれぞれ通常入力データNDI１〜
NDI３をそれぞれ切替信号Ｍ１〜Ｍ３としてマ
ルチプレクサ３に出力するが、テスト出力端子
TOに得られる信号は通常入力データNDI１〜
NDI３との対応が付かないため無意味である。
有意な内部観測信号Ｋ１〜Ｋ７をテスト出力端
子TOに得るためには、先ず、スキヤンモード指
定信号SMを論理“０”に設定し、かつ通常クロ
ツクNCL１のみを印加して、通常入力データ
NDI１〜NDI３として内部観測信号Ｋ１〜Ｋ７
に対応する値を外部から供給する。通常入力デー
タNDI１〜NDI３の３ビツトの２値データ001〜
111がそれぞれ内部観測信号Ｋ１〜Ｋ７に対応す
る。
子TOに得るためには、先ず、スキヤンモード指
定信号SMを論理“０”に設定し、かつ通常クロ
ツクNCL１のみを印加して、通常入力データ
NDI１〜NDI３として内部観測信号Ｋ１〜Ｋ７
に対応する値を外部から供給する。通常入力デー
タNDI１〜NDI３の３ビツトの２値データ001〜
111がそれぞれ内部観測信号Ｋ１〜Ｋ７に対応す
る。
通常入力データNDI１〜NDI３はそれぞれス
イツチ回路Ｓ１〜Ｓ３経由でフリツプロツプＦ１
〜Ｆ３に入力し、スイツチ回路Ｓ２５〜Ｃ２７経
由でフリツプフロツプＦ１〜Ｆ３に供給される通
常入力クロツクNCL１に応答してセツトされる。
フリツプフロツプＦ１〜Ｆ３の各出力はそれぞれ
論理積回路５〜７から切替え信号Ｍ１〜Ｍ３とし
て出力し、マルチプレクサ３に供給される。
イツチ回路Ｓ１〜Ｓ３経由でフリツプロツプＦ１
〜Ｆ３に入力し、スイツチ回路Ｓ２５〜Ｃ２７経
由でフリツプフロツプＦ１〜Ｆ３に供給される通
常入力クロツクNCL１に応答してセツトされる。
フリツプフロツプＦ１〜Ｆ３の各出力はそれぞれ
論理積回路５〜７から切替え信号Ｍ１〜Ｍ３とし
て出力し、マルチプレクサ３に供給される。
次に、通常クロツクNCL２およびNCL３と、
通常入力データNDI１〜NDI８と、通常入力制
御信号NCI１〜NCI１２とを外部から供給して、
LSI１に通常動作を行なわせる。このとき、通常
クロツクNCL１は印加されないため、フリツプ
フロツプＦ１〜Ｆ３にも供給される通常入力デー
タNDI１〜NDI３はフリツプフロツプＦ１〜Ｆ
３にセツトされず、したがつて先に設定された切
替え信号Ｍ１〜Ｍ３が変化することはない。LSI
１の通常動作に応答して、内部観測信号Ｋ１〜Ｋ
２がマルチプレクサ３に供給される。マルチプレ
クサ３は、これらの内部観測信号Ｋ１〜Ｋ７のう
ちから、既に供給されている切替え信号Ｍ１〜Ｍ
３に基づいて１つのみを選択し、テスト出力端子
TOに出力する。もちろん、通常出力データNDO
１〜NDO８および通常出力制御信号NCO１〜
NCO１０も出力される。
通常入力データNDI１〜NDI８と、通常入力制
御信号NCI１〜NCI１２とを外部から供給して、
LSI１に通常動作を行なわせる。このとき、通常
クロツクNCL１は印加されないため、フリツプ
フロツプＦ１〜Ｆ３にも供給される通常入力デー
タNDI１〜NDI３はフリツプフロツプＦ１〜Ｆ
３にセツトされず、したがつて先に設定された切
替え信号Ｍ１〜Ｍ３が変化することはない。LSI
１の通常動作に応答して、内部観測信号Ｋ１〜Ｋ
２がマルチプレクサ３に供給される。マルチプレ
クサ３は、これらの内部観測信号Ｋ１〜Ｋ７のう
ちから、既に供給されている切替え信号Ｍ１〜Ｍ
３に基づいて１つのみを選択し、テスト出力端子
TOに出力する。もちろん、通常出力データNDO
１〜NDO８および通常出力制御信号NCO１〜
NCO１０も出力される。
このようにして、テスト出力端子TOに１つの
内部観測信号を得ると、次には、ふたたび通常ク
ロツクNCL１と、通常入力データNDI１〜NDI
３を外部から供給して、別の切替え信号を設定
し、通常クロツクNCL２およびNCL３と、通常
入力データNDI１〜NDI３と、通常入力制御信
号NCI１〜NCI１２とを供給すれば、別の内部観
測信号を得ることができる。この操作手順を繰り
返せば、LSI１の故障診断のために有効なデータ
を採集できる。
内部観測信号を得ると、次には、ふたたび通常ク
ロツクNCL１と、通常入力データNDI１〜NDI
３を外部から供給して、別の切替え信号を設定
し、通常クロツクNCL２およびNCL３と、通常
入力データNDI１〜NDI３と、通常入力制御信
号NCI１〜NCI１２とを供給すれば、別の内部観
測信号を得ることができる。この操作手順を繰り
返せば、LSI１の故障診断のために有効なデータ
を採集できる。
スキヤンモード指定信号SMを論理“１”にす
ると、前述のようなスキヤンパスが設立する。ス
キヤンモード指定信号SMはインバータ４により
論理“０”に反転して論理積回路５〜７に入力す
るため、切替え信号Ｍ１〜Ｍ３は000となり、マ
ルチプレクサ３はフリツプフロツプＦ２４からの
スキヤンアウト信号SCOを選択し、テスト出力
端子TOに出力できるようになる。この状態で、
スキヤンデータSDとスキヤンクロツクSCとを供
給すれば、通常のスキヤンパス方式によるテスト
が可能になる。
ると、前述のようなスキヤンパスが設立する。ス
キヤンモード指定信号SMはインバータ４により
論理“０”に反転して論理積回路５〜７に入力す
るため、切替え信号Ｍ１〜Ｍ３は000となり、マ
ルチプレクサ３はフリツプフロツプＦ２４からの
スキヤンアウト信号SCOを選択し、テスト出力
端子TOに出力できるようになる。この状態で、
スキヤンデータSDとスキヤンクロツクSCとを供
給すれば、通常のスキヤンパス方式によるテスト
が可能になる。
本実施例の第１の効果は、切替え信号Ｍ１〜Ｍ
３が通常入力データNDI１〜NDI３と同じ２値
データであるため、通常入力データNDI１〜
NDI３との対応がつき易いことである。
３が通常入力データNDI１〜NDI３と同じ２値
データであるため、通常入力データNDI１〜
NDI３との対応がつき易いことである。
本実施例の第２の効果は、切替え信号Ｍ１〜Ｍ
３を発生させるための外部供給信号を通常動作時
にも使用する外部入力端子を利用して供給してい
るため、外部入力端子の増加数を抑制することが
できることである。
３を発生させるための外部供給信号を通常動作時
にも使用する外部入力端子を利用して供給してい
るため、外部入力端子の増加数を抑制することが
できることである。
本実施例においては、切替え信号Ｍ１〜Ｍ３を
発生させるために、通常入力信号NDI１〜NDI
３を直接にそれぞれスイツチＳ１〜Ｓ３に供給し
ているが、組合せ回路２からスイツチＳ１〜Ｓ３
に供給するようにした実施例を容易に実現でき
る。
発生させるために、通常入力信号NDI１〜NDI
３を直接にそれぞれスイツチＳ１〜Ｓ３に供給し
ているが、組合せ回路２からスイツチＳ１〜Ｓ３
に供給するようにした実施例を容易に実現でき
る。
さらに、切替え信号Ｍ１〜Ｍ３を外部から直接
にマルチプレクサ３に供給するようにしてもよ
い。
にマルチプレクサ３に供給するようにしてもよ
い。
本発明によれば、以上のような構成の採用によ
り、テスト出力端子を内部観測信号とスキヤンア
ウト信号とを時分割出力するように使用できるた
め、外部出力端子の増数を伴なうことなく、内部
観測信号を外部に取り出せるようになる。
り、テスト出力端子を内部観測信号とスキヤンア
ウト信号とを時分割出力するように使用できるた
め、外部出力端子の増数を伴なうことなく、内部
観測信号を外部に取り出せるようになる。
第１図は本発明の一実施例を示し、第２図と第
３図とは本実施例の詳細図を示す。 １……大規模論理集積回路、２……組合せ回
路、３……マルチプレクサ、４，１０……インバ
ータ、５，６，７，８，９……論理積回路、１１
……論理和回路、１２，１３，１４……入力端
子、１５……出力端子、Ｆ１〜Ｆ２４……フリツ
プフロツプ、Ｓ１〜Ｓ４８……スイツチ回路、
SM……スキヤンモード指定信号、SD……スキヤ
ンデータ、SC……スキヤンクロツク、TO……テ
スト出力端子、NCL１，NCL２，NCL３……通
常クロツク、NDI１〜NDI８……通常入力デー
タ、NDO１〜NDO８……通常出力データ、NCI
１〜NCI１２……通常入力制御信号、NCI１〜
NCI１０……通常出力制御信号、Ｍ１，Ｍ２，Ｍ
３……切替え信号、Ｋ１〜Ｋ７……内部観測信
号、SCO……スキヤンアウト信号。
３図とは本実施例の詳細図を示す。 １……大規模論理集積回路、２……組合せ回
路、３……マルチプレクサ、４，１０……インバ
ータ、５，６，７，８，９……論理積回路、１１
……論理和回路、１２，１３，１４……入力端
子、１５……出力端子、Ｆ１〜Ｆ２４……フリツ
プフロツプ、Ｓ１〜Ｓ４８……スイツチ回路、
SM……スキヤンモード指定信号、SD……スキヤ
ンデータ、SC……スキヤンクロツク、TO……テ
スト出力端子、NCL１，NCL２，NCL３……通
常クロツク、NDI１〜NDI８……通常入力デー
タ、NDO１〜NDO８……通常出力データ、NCI
１〜NCI１２……通常入力制御信号、NCI１〜
NCI１０……通常出力制御信号、Ｍ１，Ｍ２，Ｍ
３……切替え信号、Ｋ１〜Ｋ７……内部観測信
号、SCO……スキヤンアウト信号。
Claims (1)
- 【特許請求の範囲】 １ 組合せ回路を含みスキヤンパスを備えた論理
集積回路において、 前記スキヤンパスからのスキヤンアウト信号と
前記組合せ回路の少なくとも１つの内部観測信号
とを切替え信号に応答して同一端子から外部に切
り替え出力するための切替え手段と、 前記切替え信号を前記切替え手段に予め供給す
る切替え信号供給手段 とを設けたことを特徴とする論理集積回路。 ２ 前記切替え信号を前記組合せ回路の少なくと
も１つの入力端子に印加する信号とスキヤンモー
ド指定信号とに基づいて発生して保持し供給する
ようにしたことを特徴とする特許請求の範囲第１
項記載の論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048240A JPS59175133A (ja) | 1983-03-23 | 1983-03-23 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048240A JPS59175133A (ja) | 1983-03-23 | 1983-03-23 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175133A JPS59175133A (ja) | 1984-10-03 |
| JPH0351104B2 true JPH0351104B2 (ja) | 1991-08-05 |
Family
ID=12797915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048240A Granted JPS59175133A (ja) | 1983-03-23 | 1983-03-23 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175133A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690259B2 (ja) * | 1986-01-22 | 1994-11-14 | 日本電気株式会社 | 半導体集積論理回路 |
| JPS62228177A (ja) * | 1986-03-29 | 1987-10-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査回路 |
| JPH10332790A (ja) * | 1997-06-05 | 1998-12-18 | Mitsubishi Electric Corp | 集積回路装置及びその検査方法 |
| US6205566B1 (en) | 1997-07-23 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored |
| JP2002259207A (ja) | 2001-03-02 | 2002-09-13 | Fujitsu Ltd | 情報処理装置及び信号処理装置並びにインタフェース装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118123A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | 半導体集積回路 |
-
1983
- 1983-03-23 JP JP58048240A patent/JPS59175133A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59175133A (ja) | 1984-10-03 |
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