JPH0351163Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、熱転写あるいは発熱印字用サーマル
ヘツドのヒータ駆動回路に係り、特に複数個のサ
ーマルヘツドを同時に駆動する構成を有するもの
に適用する場合に好適なヒータ駆動回路に関す
る。

（従来の技術） 例えばフアクシミリ等の事務機器における熱転
写による印字を行なうサーマルヘツドの従来の駆
動回路は、第５図の部分図に示すように構成され
ている。第５図において、１は数百Ω程度の抵抗
値を有するヒータ、２はヒータ駆動用電解効果ト
ランジスタFETであり、これらは図示のように
１個ずつ共通電源端子３とアースとの間に直列に
接続され、例えば32個のヒータ１を１個のICに
搭載して構成される。FET２の駆動回路は、各
FET対応にそれぞれ対応して設けられる論理回
路４、ナンド回路５およびレベルシフタの機能を
有するプリドライバ用FET６からなり、論理回
路４は、シフト回路とラツチ回路とからなるもの
で、クロツク信号ライン７およびラツチ信号ライ
ン８からの各信号により、シリアルデータ９を各
論理回路４毎に１個のパラレルデータに変換し、
変換後に可能化信号ライン１０に１の信号が加え
られると、各論理回路４にラツチされたデータが
０であるか１であるかに呼応して、各論理回路４
対応のナンド回路５の出力がそれぞれ１または０
となり、出力１が制御端子たるゲートに加えられ
るFET６はオン、０が加えられるFET６はオフ
となる。各FET６のドレインは、数百kΩ程度の
抵抗値を有する抵抗１２を介して前記共通電源端
子３と同じ電圧値（15〜24V程度）が印加される
共通電源端子１１に接続されると共に、前記ヒー
タ駆動用FET２のゲートに接続されているので、
オンとなつたFET６に対応したヒータ駆動用
FET２はオフとなり、その結果対応するヒータ
１には通電されず（すなわち発熱せず）、反対に、
オフとなつたFET６に対応したヒータ駆動用
FET２はオンとなつて対応するヒータ１に通電
されることにより発熱し、印字動作がなされるも
のである。

前記のように、通常、32個のヒータ１および対
応する駆動回路を１個のICとして構成し、この
ICを所定サイズの用紙の印字の一行分の長さに
印字できるように、例えば64個一列に配列する。
ところが、これらのICを同時に駆動することに
すると、ヒータ１に流れるトータルの電流が最大
100Aを超えてしまう事態が発生することがあり
うるので、このトータルの電流が過大とならない
ように、かつインダクタンス成分により電流遮断
時に発生するスパイク電圧が大きくならないよう
に、前記64個のICを複数個の組（例えば８個の
ICを１組とする）に分割し、各組を順次時分割
駆動することが行なわれている。

ここで、スパイク電圧について述べておくと、
スパイク電圧の発生要因は、静電的な原因と磁気
的な原因とがあるが、磁気的な原因が主であり、
磁気的な原因によるスパイク電圧Ｖは、下記の式
により表現される。

Ｖ＝−M₁（dI／dt） …(1) ここで、Ｉ；ヒータ１に流れる電流 M₁；ヘツド上のインダクタンス成分＋ケーブ
ルのインダクタンス成分 第６図はこのようなスパイク電圧を説明する図
であり、ｅは可能化信号、VcsはFET２のゲート
とソース間電圧、Ｉはヒータ１（すなわちFET
２のドレイン−ソース間）に流れる電流、PVは
共通電源端子３に現われる電圧を示し、図から明
らかなように、電流Ｉがオン、オフする際にそれ
ぞれ−、＋のスパイク電圧ａ，ｂが現われる。こ
のようなスパイク電圧は、上述のような時分割駆
動を行なつても、やはり15V程度のものが発生す
ることは避けられない。この−、＋のスパイク電
圧の内、−のものは電源電圧から減じる分となる
のでそれほど問題にはならないが、しかし、＋の
スパイク電圧は電源電圧に加算されるので、電源
電圧（通常15〜24V）＋スパイク電圧が前記ICの
耐圧（通常30V程度）を超えてしまい、かつ誤動
作の原因となる。このため、従来は、前記IC全
体に対して並列に100μF程度のコンデンサを電源
回路に設けており、これによつてスパイク電圧を
6V程度に抑制しているのが現状である。

しかしながら、コンデンサはその実装分だけの
スペースを必要とする上、かつ小型部品であるの
で、人手による実装作業が困難であるという問題
点がある。

（考案が解決しようとする問題点） 本考案は、上記の点に鑑み、前記ヒータに流れ
る電流を遮断する際に発生するスパイク電圧を低
下させることができ、これにより誤動作発生のお
それを無くすると共に、コンデンサが不要となる
等構成上の利益が得られるサーマルヘツドのヒー
タ駆動回路を提供しようとするものである。

（問題点を解決するための手段） 本考案は、各ヒータに対応した論理回路の後段
に設けられたプリドライバ用FETと、該プリド
ライバ用FETのドレインをヒータ駆動用FETの
ゲートに接続したサーマルヘツドのヒータ駆動回
路において、前記プリドライバ用FETと前記ヒ
ータ駆動用FETとの間に、前記ヒータ駆動用
FETのゲートとソースとの間の静電容量成分に
蓄えられた電荷の可能化信号オフ時における放電
を、前記論理回路による前記プリドライバのオン
動作に先だつて可能化信号オフにより行なわせる
先行放電回路を設け、該先行放電回路は、前記放
電をゆるやかに行うことにより前記ヒータ駆動用
FETを含むヒータ回路に発生するスパイク電圧
を低減する構成を有することを特徴とする。

（作用） 本考案においては、可能化信号オフ時にプリド
ライバを導通させてヒータ駆動用FETのゲート、
ソース間を瞬時に短絡させるのではなく、ヒータ
に通電している回路すなわちプリドライバがオフ
となつている回路について、プリドライバがオン
となる前に、ヒータ駆動用FETのゲートとソー
スとの間の静電容量成分に蓄えられた電荷を可能
化信号オフによつて先行放電させ、その放電をゆ
るやかに行なわせることにより、ヒータ駆動用
FETのオフ動作をゆるやかに行なわせ、これに
よりドレイン電流すなわちヒータに流れる電流を
ゆるやかに減少させてヒータ回路に発生するスパ
イク電圧を抑制する。

（実施例） 第１図は本考案のヒータ駆動回路の一実施例で
あり、図中、第５図と同じ符号は同一または等価
機能を有するものを示す。本実施例は、前記レベ
ルシフタを構成するFET６のドレインを、各
FET６に対応して設けた抵抗１２と、共通のス
イツチング用FET２１を介して、前記共通電源
端子３と同電圧を印加する端子２２に接続すると
共に、各抵抗の共通の接続点ｄは、別のFET１
８を介してアースに接続する。そして、可能化信
号端子１３に加える可能化信号が１である時には
FET２１がオン、FET１８がオフ、０である時
にはFET２１がオフ、FET１８がオンとなるよ
うに、可能化信号によりオンオフするFET１４
のドレインをFET１８のゲートに接続し、一方
該FET１４のドレインをゲートに接続した別の
FET１７のドレインを前記FET２１のゲートに
接続し、前記各FET１４，１７のドレインはま
た、それぞれ抵抗１５，１９を介して前記共通電
源端子３と同電圧を印加する端子１６，２０に接
続する。

また、前記レベルシフタを構成するFET６は、
前記のようにナンド回路５を介して論理回路４の
出力を加えるのではなく、論理回路４にもともと
具備されている反転出力をゲートに加えるよう
に構成することにより、第５図と同様のFET６
のオンオフ動作がなされるように構成する。

この回路においては、第２図に示すように、可
能化信号ｅが１になると、FET１４がオンとな
り、これによりFET１７，１８はオフ、FET２
１がオンとなつて電源端子２２からの電圧が抵抗
１２を介してFET６に電気的に接続され、対応
する論理回路４の反転出力が１であればその
FET６がオンとなり、対応するFET２のゲート
はアースに短絡され、FET２はオフの状態とな
る。一方、論理回路４の反転出力が０であれば
そのFET６がオフとなり、対応するFET２のゲ
ートに端子２２からの電圧が加えられるので、そ
のFET２はオンとなり、対応するヒータ１に通
電される。

このヒータ１に通電されたものにおいて、可能
化信号ｅが０になる際、FET６がオフのままで、
FET２１がオフとなると共にFET１８がオンと
なることによりFET２のゲートとソース（アー
ス）との間の静電容量成分２３により蓄えられた
電荷が抵抗１２とFET１８を介して放電され、
第６図の場合（約0.1〜0.2μsにてFET２をオフす
る場合）に比較し、長い時間ｔ（例えば2μs）をか
けて前記電圧VcsはFET２に電流が流れなくなる
電圧V′にまで低下する。このため、前記(1)式に
おいて、（dI／dt）が小さくなり、このため、前
記コンデンサを付加しない場合においても、電流
遮断時におけるスパイク電圧がb′で示すように約
2V程度と小さくなる。

なお第１図の実施例においては、可能化信号ｅ
が０である間はFET６はオフとなるので、第５
図に示した従来構成のように、可能化信号ｅが０
である間にFET６がオンとなる構成に比較し、
消費電力が小さくなり（前記サイズにおけるもの
においては、約3W程度小さくなる）、かつ論理回
路４の反転出力を利用することにより、ナンド
回路５が不要になり、回路構成が簡略化される。

第３図は本考案の他の実施例であり、本実施例
は、FET２の駆動回路に論理回路４と同じく5V
を使用し、かつ抵抗２４と付加コンデンサ２６か
らなる積分回路を設けた例であり、３０は前記可
能化信号ｅが１である時に5Vが加わり、０であ
る時にはアースに短絡される共通端子、２５は可
能化信号ｅの立上がり時にFET２のオン動作に
要する時間を遅らせないようにするためのダイオ
ードである。

第３図の回路において、FET２がオンとなつ
てから端子３０がアースに短絡されてFET２を
オフとなる場合には、コンデンサ２６および
FET２のゲート−ソース間の容量成分に蓄えら
れた電荷が抵抗２４，１２を通して放電されるの
で、FET２の電流の減少を遅くすることができ
る。なお、端子３０に5Vを印加してFET２をオ
ンとする際には、ダイオード５を介して電流が流
れるので、FET２に流れる電流の立上がりはそ
れほど遅れることはない。

第４図は第５図の従来例の回路に第１図の実施
例の一部を適用したものであり、前記FET２１
のゲートとアース間にコンデンサ３１を挿入し、
かつ該FET２１のソースと前記ナンド回路５の
一方の入力端子との間に抵抗２８とコンデンサ２
９と増幅器３２からなる積分回路２７を設けたも
のである。

この回路においては、可能化信号端子１３に可
能化信号ｅを加えると、コンデンサ３１の作用に
よりFET２１が第１図の実施例の場合に比較し
て緩やかにオンとなり、コンデンサ２９は抵抗２
８を介して充電され、論理回路４の出力が１であ
ればFET６はオフとなつてFET２を介してヒー
タ１に通電される。その後、可能化信号ｅが０に
なると、FET２１のゲートの電圧は、コンデン
サ３１の作用により立下がりが遅れ、FET２の
ゲート電圧の急低下を抑制し、これによりヒータ
１に流れる電流の急減を抑制する。また、FET
２のゲートとソース間の容量成分により蓄えられ
た電荷が抵抗１２′および回路固有の抵抗３３を
介して放電されると共に、コンデンサ２９に蓄え
られた電荷も前記固有抵抗３３を介して放電さ
れ、これによつてナンド回路５の出力が１にな
り、これによりFET６がオンとなつてFET２の
ゲートが確実に接地される。

（考案の効果） 以上述べたように、本考案によれば、ヒータ可
能化信号のオフ時におけるヒータに流れる電流の
減少度合を小さくすることができるので、スパイ
ク電圧を小さくすることができ、スパイク電圧に
よる誤動作を防止することができる。また、スパ
イク電圧が抑制されることにより、従来電源回路
に設けていたコンデンサが不要となるので、その
分のスペースが不要になると共に、コンデンサの
実装作業が不要となる。

【図面の簡単な説明】

第１図は本考案の一実施例を示す回路図、第２
図は該実施例の作用を説明する波形図、第３図お
よび第４図は本考案の他の実施例を示す回路図、
第５図は従来のヒータ駆動回路を示す回路図、第
６図は該実施例の作用を説明する波形図である。 １……ヒータ、２……ヒータ駆動用FET、１
４，１７，１８，２１……FET、１２，１５，
１９……抵抗。

Claims (1)

【実用新案登録請求の範囲】
1. 各ヒータに対応した論理回路の後段に設けられ
   たプリドライバ用FETと、該プリドライバ用
   FETのドレインをヒータ駆動用FETのゲートに
   接続したサーマルヘツドのヒータ駆動回路におい
   て、前記プリドライバ用FETと前記ヒータ駆動
   用FETとの間に、前記ヒータ駆動用FETのゲー
   トとソースとの間の静電容量成分に蓄えられた電
   荷の可能化信号オフ時における放電を、前記論理
   回路による前記プリドライバのオン動作に先だつ
   て可能化信号オフにより行なわせる先行放電回路
   を設け、該先行放電回路は、前記放電をゆるやか
   に行うことにより前記ヒータ駆動用FETを含む
   ヒータ回路に発生するスパイク電圧を低減する構
   成を有することを特徴とするサーマルヘツドのヒ
   ータ駆動回路。