JPH0351925A - マイクロプロセッサシミュレータ装置 - Google Patents
マイクロプロセッサシミュレータ装置Info
- Publication number
- JPH0351925A JPH0351925A JP1187073A JP18707389A JPH0351925A JP H0351925 A JPH0351925 A JP H0351925A JP 1187073 A JP1187073 A JP 1187073A JP 18707389 A JP18707389 A JP 18707389A JP H0351925 A JPH0351925 A JP H0351925A
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- JP
- Japan
- Prior art keywords
- target
- microprocessor
- target microprocessor
- simulator
- signal
- Prior art date
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- Granted
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は、マイクロプロセッサ応用機器の開発支援装置
に関する． く従来の技術〉 従来よりマイクロプロセッサ応用機器の開発支援装置と
して、インサーキヅトエミュレー夕や、ミニコンピュー
タあるいはパーソナルコンピュータをホストとするシミ
ュレータ等がある．これらの装置は、通常ターゲットマ
イクロプロセッサの動作を次の２通りで実行させている
． ■インサーキッ１〜エミュレータ等では、実マイクロプ
ロセッサ（ターゲットマイクロプロセッサ）をそのまま
動作させる． ■ミニコンピュータあるいはパーソナルコンピュータを
ホストとするシミュレー夕等では、ターゲットマイクロ
プロセッサの動きをプログラムでシミュレートする． く発明が解決しようとする課題〉 しかしながら、上記■の場合、実マイクロプロセッサが
入手できるまでは開発支援装置を使用できないという問
題があり、また上記■の場合は、ターゲットマイクロプ
ロセッサ以外のターゲットハードウェアがシミュレート
できないため、開発支援装置の効果的な利用が難しく、
実行速度上の問題｛実速度よりも千倍以上も遅いという
問題｝もあった。
に関する． く従来の技術〉 従来よりマイクロプロセッサ応用機器の開発支援装置と
して、インサーキヅトエミュレー夕や、ミニコンピュー
タあるいはパーソナルコンピュータをホストとするシミ
ュレータ等がある．これらの装置は、通常ターゲットマ
イクロプロセッサの動作を次の２通りで実行させている
． ■インサーキッ１〜エミュレータ等では、実マイクロプ
ロセッサ（ターゲットマイクロプロセッサ）をそのまま
動作させる． ■ミニコンピュータあるいはパーソナルコンピュータを
ホストとするシミュレー夕等では、ターゲットマイクロ
プロセッサの動きをプログラムでシミュレートする． く発明が解決しようとする課題〉 しかしながら、上記■の場合、実マイクロプロセッサが
入手できるまでは開発支援装置を使用できないという問
題があり、また上記■の場合は、ターゲットマイクロプ
ロセッサ以外のターゲットハードウェアがシミュレート
できないため、開発支援装置の効果的な利用が難しく、
実行速度上の問題｛実速度よりも千倍以上も遅いという
問題｝もあった。
本発明の目的は、このような点に鑑みてなされたもので
、ターゲットマイクロプロセッサの動作を高速でシミュ
レートする専用のシミュレータ装置と、ターゲットマイ
クロプロセッサのハードウエアインターフエイスをエミ
ュレートする装置を組み合わせることにより、ターゲッ
トマイクロプロセッサが存在しなくても存在したと同様
のシステム動作を可能としたマイクロプロセッサシミュ
レータ装置を提供することにある． く諌題を解決するための手段〉 このような目的を達成するための本発明は、ターゲット
マイクロプロセッサの動作を定義した定義体を格納する
定義体メモリ（１）と、高速で動作し、前記定義体メモ
リ（１）の定義体を解釈してターゲットマイクロプロセ
ッサのロジックをシミュレートし、外部から受け取る信
号にターゲットマイクロプロセッサと同一の作用を方飯
ずことのできるターゲットマイクロプロセ・ンサシミュ
レータ〈２）と、 ターゲットからの実信号を取り込み前記定義体メモリ（
１）で定義される信号仕様に従って論理信号に変換し前
記ターゲットマイクロプロセッサシミュレータ（２〉へ
送出すると共に、逆にターゲットマイクロプロセッサシ
ミュレータ（２）からの論理信号を変換しターゲットへ
送出することのできる信号変換発生部《３）と、 ターゲットマイクロプロセッサソケット（５）に入出力
する信号を整順化するターゲットマイクロプロセッサソ
ケットインターフエイス（４）と、上位コンピュータと
情報交換を行なうために、情報のダウンロード、各部の
内部情報のアクセスおよび各部の制御を行なう制御部（
８）を具備したことを特徴とする． く作用〉 本発明では、定義体メモリにターゲットマイクロプロセ
ッサの動作を定義した定義体を格納しておき、ターゲッ
トマイクロプロセッサシミュレータへの入出力信号を信
号変換発生部で前記定義体のロジック仕様、信号仕様に
従って変換する。
、ターゲットマイクロプロセッサの動作を高速でシミュ
レートする専用のシミュレータ装置と、ターゲットマイ
クロプロセッサのハードウエアインターフエイスをエミ
ュレートする装置を組み合わせることにより、ターゲッ
トマイクロプロセッサが存在しなくても存在したと同様
のシステム動作を可能としたマイクロプロセッサシミュ
レータ装置を提供することにある． く諌題を解決するための手段〉 このような目的を達成するための本発明は、ターゲット
マイクロプロセッサの動作を定義した定義体を格納する
定義体メモリ（１）と、高速で動作し、前記定義体メモ
リ（１）の定義体を解釈してターゲットマイクロプロセ
ッサのロジックをシミュレートし、外部から受け取る信
号にターゲットマイクロプロセッサと同一の作用を方飯
ずことのできるターゲットマイクロプロセ・ンサシミュ
レータ〈２）と、 ターゲットからの実信号を取り込み前記定義体メモリ（
１）で定義される信号仕様に従って論理信号に変換し前
記ターゲットマイクロプロセッサシミュレータ（２〉へ
送出すると共に、逆にターゲットマイクロプロセッサシ
ミュレータ（２）からの論理信号を変換しターゲットへ
送出することのできる信号変換発生部《３）と、 ターゲットマイクロプロセッサソケット（５）に入出力
する信号を整順化するターゲットマイクロプロセッサソ
ケットインターフエイス（４）と、上位コンピュータと
情報交換を行なうために、情報のダウンロード、各部の
内部情報のアクセスおよび各部の制御を行なう制御部（
８）を具備したことを特徴とする． く作用〉 本発明では、定義体メモリにターゲットマイクロプロセ
ッサの動作を定義した定義体を格納しておき、ターゲッ
トマイクロプロセッサシミュレータへの入出力信号を信
号変換発生部で前記定義体のロジック仕様、信号仕様に
従って変換する。
また、ターゲットに対するインターフエイス経山の入出
力信号も、信号変換発生部で前記定義体の仕様に従って
信号変換する． このようにした上で、ターゲットマイクロプロセッサシ
ミュレー夕においてターゲットマイクロプロセッサの動
作をシミエレートすることにより、ターゲットマイクロ
プ口セッサ不在でもマイクロプロセッサ応用機器の動作
チェックが可能となる．く実施例〉 以下図面を参照して本発明を詳細に説明する．図は本発
明に係るマイクロプロセッサシミュレータ装置・の一実
施例を示す構成図である．図において、■はターゲット
マイクロプロセッサの動作を定義した定義体を格納する
定義体メモリ、２はターゲットマイクロプロセッサシミ
ュレータで、高速で動作するロジック装置（ディジタル
シグナルプロセッサまたはコンピュータで横成される）
であり、メモリ１の定義体を解釈してターゲットマイク
ロプロセッサのロジックをシミュレートする．要するに
、外部から受け取る信号にターゲットマイクロプロセン
サと同一の作用を施すことができる。
力信号も、信号変換発生部で前記定義体の仕様に従って
信号変換する． このようにした上で、ターゲットマイクロプロセッサシ
ミュレー夕においてターゲットマイクロプロセッサの動
作をシミエレートすることにより、ターゲットマイクロ
プ口セッサ不在でもマイクロプロセッサ応用機器の動作
チェックが可能となる．く実施例〉 以下図面を参照して本発明を詳細に説明する．図は本発
明に係るマイクロプロセッサシミュレータ装置・の一実
施例を示す構成図である．図において、■はターゲット
マイクロプロセッサの動作を定義した定義体を格納する
定義体メモリ、２はターゲットマイクロプロセッサシミ
ュレータで、高速で動作するロジック装置（ディジタル
シグナルプロセッサまたはコンピュータで横成される）
であり、メモリ１の定義体を解釈してターゲットマイク
ロプロセッサのロジックをシミュレートする．要するに
、外部から受け取る信号にターゲットマイクロプロセン
サと同一の作用を施すことができる。
３は信号変換発生部で、ターゲットからの実信号を取り
込みメモリ１で定義される信号仕様に従って論理信号に
変換しターゲットマイクロプロセッサシミュレータ２へ
送出すると共に、逆にターゲットマイクロプロセッサシ
ミュレータ２からの論理信号を変換しターゲットへ送出
する．４はターゲットマイクロプロセッサソケット５に
入出力する信号を整順化するターゲットマイクロプロセ
ッサソケットインターフェイスである．６はターゲット
メモリ内容をキャッシュするキャッシュメモリ、７はタ
ーゲットに実装されていない入出力（以下Ｉ／Ｏという
）機器のシミュレートするＩ／Ｏシミュレータで、メモ
リ１の定義に従い疑似的なＩ／Ｏ動作を行なうことがで
きる．８は制御部で、上位コンピュータ（図示せず）と
情報交換を行なうために、情報のダウンロード、各部の
内部情報のアクセスおよび各部の制御を行なうものであ
る． このような構成において、上位コンピュータより制御部
８を介して定義体メモリ１に、ターゲットマイクロプロ
セッサのロジック仕様、信号仕様がそれぞれ定義される
と共に、Ｉ／Ｏシミュレーション仕様が定義される．ロ
ジック仕様はターゲットマイクロプロセッサシミュレー
タ２で利用され、信号仕様は信号変換発生部３で利用さ
れる．Ｉ／Ｏシミュレーション仕様はＩ／Ｏシミュレー
タ７で利用されるが、Ｉ／Ｏシミュレータ７は必ずしも
必要ではなく、Ｉ／Ｏシミュレーションを行なわない場
合には除去していても差し支えない．ターゲットマイク
ロプロセッサシミュレータ２は定義体メモリ１の仕様定
義に従って信号変換発生部３から受け取る信号にターゲ
ットマイクロプロセッサと同一の作用を施す。この場合
キャッシュ６はターゲッｌ・メモリアクセスを高速化す
る目的で使用される． 信号変換発生部３からターゲットマイクロプロセッサシ
ミュレータ２に与えられる前記信号は、インターフエイ
ス４により整順化されたターゲットマイクロプロセッサ
ソケット５経由のアナログ入力信号を、定義体メモリ１
で定義された信号仕様に従って論理信号に変換したもの
である。
込みメモリ１で定義される信号仕様に従って論理信号に
変換しターゲットマイクロプロセッサシミュレータ２へ
送出すると共に、逆にターゲットマイクロプロセッサシ
ミュレータ２からの論理信号を変換しターゲットへ送出
する．４はターゲットマイクロプロセッサソケット５に
入出力する信号を整順化するターゲットマイクロプロセ
ッサソケットインターフェイスである．６はターゲット
メモリ内容をキャッシュするキャッシュメモリ、７はタ
ーゲットに実装されていない入出力（以下Ｉ／Ｏという
）機器のシミュレートするＩ／Ｏシミュレータで、メモ
リ１の定義に従い疑似的なＩ／Ｏ動作を行なうことがで
きる．８は制御部で、上位コンピュータ（図示せず）と
情報交換を行なうために、情報のダウンロード、各部の
内部情報のアクセスおよび各部の制御を行なうものであ
る． このような構成において、上位コンピュータより制御部
８を介して定義体メモリ１に、ターゲットマイクロプロ
セッサのロジック仕様、信号仕様がそれぞれ定義される
と共に、Ｉ／Ｏシミュレーション仕様が定義される．ロ
ジック仕様はターゲットマイクロプロセッサシミュレー
タ２で利用され、信号仕様は信号変換発生部３で利用さ
れる．Ｉ／Ｏシミュレーション仕様はＩ／Ｏシミュレー
タ７で利用されるが、Ｉ／Ｏシミュレータ７は必ずしも
必要ではなく、Ｉ／Ｏシミュレーションを行なわない場
合には除去していても差し支えない．ターゲットマイク
ロプロセッサシミュレータ２は定義体メモリ１の仕様定
義に従って信号変換発生部３から受け取る信号にターゲ
ットマイクロプロセッサと同一の作用を施す。この場合
キャッシュ６はターゲッｌ・メモリアクセスを高速化す
る目的で使用される． 信号変換発生部３からターゲットマイクロプロセッサシ
ミュレータ２に与えられる前記信号は、インターフエイ
ス４により整順化されたターゲットマイクロプロセッサ
ソケット５経由のアナログ入力信号を、定義体メモリ１
で定義された信号仕様に従って論理信号に変換したもの
である。
また、ターゲットマイクロプロセッサシミュレータ２か
らターゲットに信号を送出する場合は、信号変換発生部
３が定義体メモリ１の信号仕様定義に従って送出信号を
変換し、更にインターフェイス４でアナログ信号に変換
しソケット５経出でターゲットへ出力する． Ｉ／Ｏに対して信号を入出力する場合は、信号変換発生
部３を介して（ここで信号変換が行なわれるが）信号を
Ｉ／Ｏシミュレータ７に入出力する．Ｉ／Ｏシミュレー
タ７は定義体メモリのＩ／Ｏシ鋭ユレーション仕様定義
に従い疑似的にＩ／Ｏ動作を行なう． このような動作により、ターゲットマイクロプロセッサ
に代わって同等の動作を行なわせることができる． なお、定義体メモリ１およびターゲットマイクロプロセ
ッサシミュレータ２は物理的な配置として上位コンピュ
ータ測に配置してもよい．く発明の効果〉 以上詳細に説明したように、本発明によれば、従来ター
ゲットマイクロプロセッサを入手するまではマイクロプ
ロセッサを含んだシステムの動作チェックができなかっ
たが、本発明の装置により一部リアルタイム性能上の問
題は残るもののターゲットマイクロプロセッサ不在での
動作チェックが可能となった。
らターゲットに信号を送出する場合は、信号変換発生部
３が定義体メモリ１の信号仕様定義に従って送出信号を
変換し、更にインターフェイス４でアナログ信号に変換
しソケット５経出でターゲットへ出力する． Ｉ／Ｏに対して信号を入出力する場合は、信号変換発生
部３を介して（ここで信号変換が行なわれるが）信号を
Ｉ／Ｏシミュレータ７に入出力する．Ｉ／Ｏシミュレー
タ７は定義体メモリのＩ／Ｏシ鋭ユレーション仕様定義
に従い疑似的にＩ／Ｏ動作を行なう． このような動作により、ターゲットマイクロプロセッサ
に代わって同等の動作を行なわせることができる． なお、定義体メモリ１およびターゲットマイクロプロセ
ッサシミュレータ２は物理的な配置として上位コンピュ
ータ測に配置してもよい．く発明の効果〉 以上詳細に説明したように、本発明によれば、従来ター
ゲットマイクロプロセッサを入手するまではマイクロプ
ロセッサを含んだシステムの動作チェックができなかっ
たが、本発明の装置により一部リアルタイム性能上の問
題は残るもののターゲットマイクロプロセッサ不在での
動作チェックが可能となった。
また、ＡＳＴＣ、カスタムチップの出現によりマイクロ
プロセッサ不在での動作チェックはますます高まり、し
たがって本発明のマイクロプロセッサシミュレータ装置
は実用に供してその効果はきわめて大きい．
プロセッサ不在での動作チェックはますます高まり、し
たがって本発明のマイクロプロセッサシミュレータ装置
は実用に供してその効果はきわめて大きい．
図は本発明に係るマイクロプロセッサシミュレータ装置
の一実施例を示す構成図である。 ■・・・定義体メモリ、２・・・ターゲットマイクロプ
ロセッサシミュレー夕、３・・・信号変換発生部、４・
・・ターゲットマイクロプロセッサソケッ１−インター
フェイス、５・・・ターゲットマイクロプロセヅサソケ
ット、６・・・キャッシュメモリ、７・・・Ｉ／Ｏシミ
ュレータ、８・・・制御部．
の一実施例を示す構成図である。 ■・・・定義体メモリ、２・・・ターゲットマイクロプ
ロセッサシミュレー夕、３・・・信号変換発生部、４・
・・ターゲットマイクロプロセッサソケッ１−インター
フェイス、５・・・ターゲットマイクロプロセヅサソケ
ット、６・・・キャッシュメモリ、７・・・Ｉ／Ｏシミ
ュレータ、８・・・制御部．
Claims (1)
- 【特許請求の範囲】 ターゲットマイクロプロセッサの動作を定義した定義体
を格納する定義体メモリ（１）と、高速で動作し、前記
定義体メモリ（１）の定義体を解釈してターゲットマイ
クロプロセッサのロジックをシミュレートし、外部から
受け取る信号にターゲットマイクロプロセッサと同一の
作用を施すことのできるターゲットマイクロプロセッサ
シミュレータ（２）と、 ターゲットからの実信号を取り込み前記定義体メモリ（
１）で定義される信号仕様に従って論理信号に変換し前
記ターゲットマイクロプロセッサシミュレータ（２）へ
送出すると共に、逆にターゲットマイクロプロセッサシ
ミュレータ（２）からの論理信号を変換しターゲットへ
送出することのできる信号変換発生部（３）と、 ターゲットマイクロプロセッサソケット（５）に入出力
する信号を整順化するターゲットマイクロプロセッサソ
ケットインターフェイス（４）と、上位コンピュータと
情報交換を行なうために、情報のダウンロード、各部の
内部情報のアクセスおよび各部の制御を行なう制御部（
８） を具備したことを特徴とするマイクロプロセッサシミュ
レータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187073A JP2621492B2 (ja) | 1989-07-19 | 1989-07-19 | マイクロプロセッサシミュレータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187073A JP2621492B2 (ja) | 1989-07-19 | 1989-07-19 | マイクロプロセッサシミュレータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0351925A true JPH0351925A (ja) | 1991-03-06 |
| JP2621492B2 JP2621492B2 (ja) | 1997-06-18 |
Family
ID=16199664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187073A Expired - Lifetime JP2621492B2 (ja) | 1989-07-19 | 1989-07-19 | マイクロプロセッサシミュレータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621492B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10364833B2 (en) | 2015-05-27 | 2019-07-30 | Ntn Corporation | Fixing band for constant-velocity universal joint boot |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072034A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | エミュレ−ション装置 |
| JPS6318444A (ja) * | 1986-07-09 | 1988-01-26 | Nec Corp | ソフトウエア開発支援システム開発方式 |
-
1989
- 1989-07-19 JP JP1187073A patent/JP2621492B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072034A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | エミュレ−ション装置 |
| JPS6318444A (ja) * | 1986-07-09 | 1988-01-26 | Nec Corp | ソフトウエア開発支援システム開発方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10364833B2 (en) | 2015-05-27 | 2019-07-30 | Ntn Corporation | Fixing band for constant-velocity universal joint boot |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621492B2 (ja) | 1997-06-18 |
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