JPH0352050A - バスアドレス設定方式 - Google Patents
バスアドレス設定方式Info
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- JPH0352050A JPH0352050A JP18830789A JP18830789A JPH0352050A JP H0352050 A JPH0352050 A JP H0352050A JP 18830789 A JP18830789 A JP 18830789A JP 18830789 A JP18830789 A JP 18830789A JP H0352050 A JPH0352050 A JP H0352050A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的］
（産業上の利用分野〉
本発明は、マスタボードの制御の下に同ボートニバス接
続された複数のスレーブボードがアドレス設定されるア
ドレス設定機能をもつバスアドレス設定方式に関する。 （従来の技術） 従来、マザーボードにコネクタを介し複数のドータボー
ドがバス接続される装置構成に於いては、一般に、各ボ
ード毎にユニークなアドレス範囲を設定する必要がある
。 この種のアドレス設定手段として、従来では、各ボード
毎にアドレス設定用のスイッチを設け、このスイッチの
設定操作で各ボード毎に固有のアドレスを設定する手段
があった。 しかしながら、この種のアドレス設定手段は、装置構成
時に、各ボード毎に一々スイッチをマニュアル操作して
、そのボードに固有のアドレスを設定しなければならず
、従って人為ミスが入り易く、かつ各ボード毎にアドレ
ス設定用のスイッチを設ける必要があり、そのスイッチ
構造から、信頼性及び実装スペースの面で難点がある等
の問題があった。 このアドレス設定用スイッチを設けることによる欠点を
解消する手段として、ドータボードをバスに接続するた
めのコネクタにアドレス範囲指定のビンを複数個設け、
各ドータボードに対してそれぞれ固有の値になるように
、各スロット毎に、マザーボードにてアドレスの上位ビ
ットとして“１゜ “０″を設定し、各ドータボード
が、この鎧から定められた方式で自己アドレスを認識す
る方式がある。 しかしながらこの方式はドータボードの数に応じてコネ
クタのアドレス範囲指定ピンの数を増やさなければなら
ず、従ってシステム構成が大きくなる程、本来のボード
間回路接続のために使用可能なビン数が減少し、システ
ム構成上及び回路上に於いて大きな制約を受けるという
欠点を有していた。又、実装位Ｗｔ．（実装スロット位
置）でアドレスが固定されるため、特にアドレス専有範
囲の異なるボードの混在では実装位置に融通性が無くな
る（例えばアドレス範囲の広いボードに対しては１ボー
ド分の空きを作らなければならない等の制約が生じる）
という欠点を有していた。 （発明が解決しようとする課題） 上記したように、マザーボードにコネクタを介し複数の
ドータボードがバス接続される装置構成に於いて、各ボ
ード毎にユこ−クなアドレス範囲を設定する際、従来で
は、各ボード毎にアドレス設定用のスイッチを設け、こ
のスイッチの設定操作で各ボード毎に固有のアドレスを
設定する手段、又は、ドータボードをバスに接続するた
めのコネクタにアドレス範囲指定のビンを複数個設け、
各ドータボードに対してそれぞれ固有の値になるように
各スロット毎にアドレスの上位ビットを設定する手段、
等が存在したが、アドレス設定用のスイッチを設ける手
段は、そのスイッチ構造から、信頼性及び実装スペース
の面で問題があるとともに、各ボードにそれぞれ固有の
アドレスをマニスアル操作で設定しなければならないた
め人為ミスが入り易い等の問題があり、又、コネクタに
アドレス範囲指定のビンを複数個設ける手段は、ドータ
ボードの実装枚数に応じてコネクタのアドレス範囲指定
ビンの数を増やさなければならず、システム構成が大き
くなる程、本来のボード間回路接続のために使用するビ
ン数が減少して、システム構成上及び回路上の大きな制
約を受けるという欠点を有するとともに、実装位置でア
ドレスが固定されるため、特にアドレス専有範囲の異な
るボードの混在では実装位置に融通性が無くなる等の欠
点を有していた。 本発明は上記実情に鑑みなされたもので、マザーボード
にコネクタを介し複数のドータボードがバス接続される
装置構成に於いて、各ボードにユニークなアドレス範囲
を設定する際に、アドレス設定用のハードウエアスイッ
チを必要とせス、カつコネクタに割りつけるアドレス設
定に必要な信号を一組のディジーチェイン接続信号のみ
として、構成の簡素化を図り、かつ人為ミスによるトラ
ブルを排除することができるとともに、システム構成の
ハードウエア上の制約を無くして任意のシステムを容易
に構築できるバスアドレス設定方式を提供することを目
的とする。 ［発明の構或］ （課題を解決するための手段及び作用）本発明は、マス
タボードと複数のスレーブボードがバス接続され、マス
タボードが各スレーブボードのアドレスを設定するバス
アドレス設定方式に係るもので、上記バスには、上記各
ボードにディジーチェイン接続され、アドレス設定の完
了を次段のボードに順に伝えるアドレス設定完了信号線
を設け、上記各スレーブボードには、上記アドレス設定
完了信号線の入出力，信号関係が特定の状態にあるとき
上記バス上の設定アドレスを保持するアドレス記憶手段
と、このアドレス記憶手段へのアドレス設定が完了した
ことを示す状態信号を保持し同状態信号を上記アドレス
設定完了信号線を介して後段のボードに送出するアドレ
ス設定完了記憶部と、アドレス設定完了後に於いて上記
アドレス記憶部に保持された設定アドレスと上記バス上
のアドレスを比較し上記バス上のアドレスが自ボードア
クセスのためのアドレスであるか否かを判定するアドレ
ス判定部とを設けて、アドレス設定用のハードウエアス
イッチを不要にし、一組のディジー．チェイン接続信号
線を設けるのみで各ボードにユニークなアドレス範囲を
設定できる構成としたもので、これにより、マニュアル
操作による面倒なアドレス設定作業とこれに伴う人為ミ
スを無くして信頼性を向上できるとともに、ハードウエ
ア構成を簡素化でき、任意のシステムを容易に構築でき
る。 （実施例） 以下図面を参照して本発明の一実施例を説明する。 第１図は本発明の一実施例を示すブロック図である。 第１図に於いて、ｌはシステム制御を司るＣＰＵを実装
し、内蔵プログラムの制御の下にバス経由でスレーブボ
ードをリード／ライト制御する処理機能をもつマスタボ
ードである。２Ａ， ２Ｂ．・・・２Ｎはそれぞれマス
タボードｌの制御の下にり一ド／ライトされる、メモリ
、レジスタ類等を含んだスレープボード（ＳＢＩ，ＳＢ
２，−ＳＢｎ ）であり、上記マスタボード１の制御の
下にそれぞれ固有のアドレス範囲が設定される。３は上
記各スレープボード２＾，２Ｂ．・・・２Ｎに設けられ
たアドレス設定ｔＦ１御回路（ＡＳＣ）であり、マスタ
ボードｔの制御の下に、後述するディジーチェイン接続
によるアドレス設定完了信号線を用いて、自ボードのア
ドレス範囲を設定し、次段のボードへアドレス範囲の設
定を促す伝達機能を持つとともに、その設定アドレスに
従い自ボードへのアクセス（アドレス指定）を認識する
機能をもつもので、その具体的な構成は第２図を参照し
て後述する。４は上記マスタボード１とスレープボード
２Ａ． ２Ｂ，・・・２Ｎの相互を接続するバス（ＢＵ
Ｓ）であり、ここでは、通常のデータ、アドレス、及び
制御信号等の転送ラインに加えて、アドレス範囲の設定
完了を次段のボードへ順に通知するディジーチェイン接
続によるアドレス設定完了信号線Ｌｌ， Ｌ２，・・・
Ｌｎをもつ。 第２図は上記各スレーブボード２Ａ． ２Ｂ，・・・２
Ｎに設けられたアドレス設定制御回路（ＡＳＣ）３の構
成を示すブロック図である。尚、ここではバス４のアド
レスライン（ＡＤＤ）とデータライン（ ＤＡＴＡ）を
それぞれ１６ビット構或とし、そのアドレスライン（Ａ
ＤＩ））上のアドレスをＡｌ５〜ＡＯ、データライン（
ＤＡＴＡ）上のデータをＤ１５〜ＤＯで示す。 第２図に於いて、３１は自ボードのバス上の設定アドレ
ス範囲を示すアドレス（Ａ１５〜ＡＩ）を記憶するアド
レス記憶部であり、後述するアドレスデコード部３３よ
り得られるイネーブル信号（ＥＮ １）と、バス４の制
御信号ラインに含まれるライトタイミング信号（νＴ）
とに従い、データライン（ ＤＡＴＡ）上の設定アドレ
ス（Ａｌ５〜ＡＩ）を示す情報を記憶する。ここで、設
定アドレスＡＩ５〜ＡＩのうち、Ａｌ５は最上位のアド
レスビット、ＡＩは設定アドレス範囲によって定まる桁
位置のアドレスビットである。即ち、一例として、スレ
ープボード２人に、０ ０ ０ ０ （Ｈ）〜Ｏ Ｏ
Ｆ Ｆ （１）のアドレス範囲を設定し、スレーブボー
ド２Ｂに、０ １ ０ ０ （Ｈ）〜Ｏ Ｉ Ｆ Ｆ
（Ｈ）のアドレス範囲を設定するものとすると、１６ビ
ットのアドレスＡＩ５〜ＡＯのうち、上位８ビットのア
ドレスＡＩ．５〜八８が上記設定アドレス（Ａｉ −Ａ
８ ”）となる。 ３２はマスタボードｌから出力されるアドレスライン（
ＡＤＤ）上のアドレスと、アドレス記憶部３ｌに設定さ
れたアドレス（Ａ１５〜Ａ１）とを比較し、マスタボー
ドｌから出力されたアドレスが自ボードの設定アドレス
範囲に含まれるか否かを判定するアドレス比較部である
。 ３３は後述するアドレスデコード制御部３４からイネー
プル信号（ＥＮＯ）を受けているとき、アドレスライン
（ＡＤＤ）上のアドレス（Ａｌ５〜ＡＯ）のうち、自ボ
ードのアドレス範囲に相当する下位ビットｃ Ａ ｉ−
ｉ〜ＡＯ）、即ち上記の例に従うと下位８ビットのアド
レス（Ａ７〜ＡＯ）を受けて、同アドレスをデコードす
るアドレスデコード部であり、ここでは下位８ビットの
アドレス（Ａ７〜ＡＯ）が第１の特定アドレスであると
き（例えば０ ０ （Ｈ）であるとき）、アドレス記憶
部３１にイネーブル信号（ＥＮＩ）を出力し、第２の特
定アドレスであるとき（例えば０ ２ （Ｈ）であると
き）、後述するアドレス設定完了記憶部３５にイ１ネー
ブル信号（ＥＮ２）を出力する。 ３４はアドレス比較部３２の判定出力と、入力側及び出
力側のアドレス設定完了信号線Ｌｌ， Ｌｉ＋１の各信
号とを受けて、入力側のアドレス設定完了信号線Ｌ１の
信号が設定完了状態（例えば“１”）を示し、出力側の
アドレス設定完了信号線Ｌｉ＋１の信号が設定未完了状
態（゜０“）を示しているとき、及び、出力側のアドレ
ス設定完了信号線Ｌ１◆１の信号が設定完了状態（“１
゜）を示している際にアドレス比較部３２よりアドレス
の一致判定出力があっときに、それぞれアドレスデコー
ド部３３にイネ−ブル信号（ＥＮＤ）を出力するアドレ
スデコード制御部である。 ３５はアドレスデコード部３３より得られるイネーブル
信号（ＥＮ １）と、バス４の制御信号ラインに含まれ
るライトタイミング信号（ ＷＴ）とに従い、データラ
イン（ ＤＡＴＡ）上のアドレス設定完了を示すデータ
（ここでは０ ０ ０ １ （｝Ｉ）とする）を記憶す
るアドレス設定完了記憶部であり、この最下位ビット（
Ｄｏ−ＬＳＢ）の信号（又は記憶データ０ ０ ０ １
（Ｈ）のデコード出力）がアドレス設定完了信号とし
て出力側のアドレス設定完了信号線Ｌｌ＋１に出力され
、次段のスレーブボードに送出される。 第３図は上記アドレス設定完了信号線ＬＸ． Ｌ２．・
・・上のアドレス設定完了信号状態を示すタイムチャー
トであり、初期状態ではアドレス設定完了信号線Ｌｌの
みがアドレス設定完了状態を示す“１“となっており、
スレーブボード（ＳＢＩ ） ２Ａのアドレス設定が完
了すると、次にアドレス設定完了信号線Ｌ２が′１″と
なってスレープボード（ＳＢ２）２Ｂのアドレ不設定が
可能になる。 ここで第１図乃至第３図を参照して本発明の一実施例に
於ける動作を説明する。 ここでは、スレーブボード２人に、０ ０ ０ ０ （
Ｈ）〜０ ０ Ｆ Ｆ （Ｈ）のアドレス範囲を設定し
、スレーブボード２Ｂに、０ １ ０ ０ （Ｈ）〜０
１ Ｆ Ｆ （Ｈ）のアドレス範囲を設定する場合を
例にとる。この際、アドレス設定制御回路３のアドレス
記憶部３１は、アドレスデコード部３３より得られるイ
ネーブル信号（ＥＮＩ−″１”）とバス４の制御信号ラ
インに含まれるライトタイミング信号（ ＷＴ）とに従
い、アドレスの上位８ビット（Ａｌ５〜Ａ８）を示すデ
ータを記憶する。又、アドレス比較部３２は、バス４の
アドレスライン（ＡＤＤ）上の上位アドレスＡ１５〜Ａ
８とアドレス記憶部３ｌの設定アドレスとを比較する。 又、アドレスデコード部３３は、アドレスデコード制御
部３４からイネーブル信号（ＥＮＯ−’１”）を受けて
いるとき、アドレスライン（ＡＤＤ）上の下位アドレス
（Ａ７〜ＡＯ）をデコードし、同アドレス（Ａ７〜ＡＯ
）が、０ ０ （Ｈ）のとき、アドレス記憶部３ｌにイ
ネープル信号（ＥＮＩ−“１”）を出力し、０ ２ （
Ｈ）のときアドレス設定完了記憶部３５にイネーブル信
号（ＥＮ２−”１”）を出力する。又、アドレスデコー
ド制御部３４は、アドレス比較部３２の判定出力と、入
力側及び出力側のアドレス設定完了信号線Ｌｌ，ＬＩ＋
１の各信号とを受けて、入力側のアドレス設定完了信号
線Ｌ１の信号が設定完了状態を示す“１″出力側のアド
レス設定完了信号線ＬＩ＋１の信号が設定未完了状態を
示す“０″であるとき、及び、出力側のアドレス設定完
了信号線Ｌ １ ＋ １の信号が設定完了状態を示す“
１”である際にアドレス比較部３２よりアドレスの一致
判定出力があっときのそれぞれに於いてアドレスデコー
ド部３３にイネーブル信号（ＥＮＯ−”１゜）を出力す
る。又、アドレス設定完了記憶部３５は、アドレスデコ
ード部３３より得られるイネーブル信号（ＥＮＩ−“１
“）と、バス４の制御信号ラインに含まれるライトタイ
ミング信号（ ＷＴ）とに従い、データライン（ ＤＡ
ＴＡ）上のアドレス設定完了を示すデータ０ ０ ０
１ （Ｈ）を記憶し、その最下位ビット（Ｄｏ − ’
１’ ）をアドレス設定完了信号として出力側のアドレ
ス設定完了信号線Ｌｌ＋１に出力する。 又、マスタボードｌが初期設定時にアドレス記憶部３１
，及びアドレス設定完了記憶部３５をアクセスする場合
のアドレスは、初期設定完了後に於いていずれのボード
にも使用されないアドレスを用いる必要があり、このア
ドレスをここでは、ＦＦＯＯ（｝Ｉ）、及びＦ Ｆ ０
２ （Ｈ）とする。 初期状態では、第３図に示すように、バス４に含まれる
アドレス設定完了信号線Ｌｌ， Ｌ２，・・・Ｌｎのう
ち、マスタボード１とスレープボード２人とを繋ぐアド
レス設定完了信号線Ｌｌのみが“１″となっており、こ
れによりスレーブボード２Ａのみが自ボードのアドレス
範囲を設定可能な状態にある。 即ち、この際は、スレープボード２人に接続される入力
側のアドレス設定完了信号線Ｌｌの信号が“１゜、出力
側のアドレス設定完了信号線Ｌ２の信号が設定未完了を
示す′０”を示していることから、スレーブボード２Ａ
に設けられたアドレス設定＃Ｊａ１回路３に於いて、ア
ドレスデコード制御部３４がアドレスデコード部３３に
イネーブル信号（ＥＮＯ−“１”）を出力している。 この状態で、先ず、マスタボードｌから、パス４のアド
レスライン（ＡＤＤ）上にアドレスＦ Ｆ Ｏ Ｏ （
Ｈ）が送出され、データライン（ ＤＡＴＡ）上にデー
タ０ ０ ０ ０ （Ｈ）が送出されると、スレーブボ
ード２人のアドレス設定制御回路３に於いて、アドレス
ライン（ＡＤＤ）上のアドレスＦＦＯＯ（Ｈ）がアドレ
スデコード部８３でデコードされ、アドレスデコード部
３３からアドレス記憶部３ｌにイネーブル信号（ＥＮＩ
−“１”）が送出される。これにより上記データライン
（ ＤＡＴＡ）上のデータ０ ０ ０ ０ （Ｈ）が、
ライトタイミング信号（ ＷＴ）に従い、自ボードの設
定アドレスとしてアドレス記憶部３１に記憶される。 次に、マスタボードｌから、アドレスライン（ＡＤＤ）
上にアドレスＦ Ｆ Ｏ ２ （Ｈ）が送出され、デー
タライン（ ＤＡＴＡ）上にデータ０ ０ ０ １ （
Ｈ）が送出されると、スレーブボード２Ａのアドレス設
定制御回路３に於いて、アドレスライン（ＡＤＤ）上の
アドレスＦ Ｆ Ｏ ２ （Ｈ）がアドレスデコード部
３３でデコードされ、アドレスデコード部８３からアド
レス設定完了記憶部３５にイネーブル信号（ＥＮ２−′
１”）が送出される。これにより上記データライン（
ＤＡＴＡ）上のデータＯ Ｏ ０ １ （Ｈ）が、ライ
トタイミング信号（ ＶＴ）に従いアドレス設定完了記
憶部３５に記憶され、その最下位ビット“１”がアドレ
ス設定完了信号として出力側のアドレス設定完了信号線
Ｌ２に出力される。 このようにして、スレーブボード２人のアドレス設定制
御回路３には、アドレス範囲を００００（Ｈ）〜０ ０
Ｆ Ｆ （Ｈ）とする自ボードの設定アドレス０ ０
０ ０ （Ｈ）がアドレス記憶部３ｌに記憶され、自
ボードのアドレス設定完了信号“１゜がアドレス設定完
了記憶部３５に記憶されるとともに、アドレス設定完了
信号線Ｌ２に出力され、次段のスレーブボード２Ｂに送
出される。 これにより、次は、スレーブボード２Ｂの入力側アドレ
ス設定完了信号線ＬＬが“１″、出力側アドレス設定完
了信号線Ｌ２が“０゜となって、スレーブボード２Ｂの
アドレス設定が可能になる。 この際は、スレーブボード２Ｂのアドレス設定制御回路
３に於いてアドレスデコード制御部３４からアドレスデ
コード部３３にイネープル信号（ＥＮ Ｏ）が送出され
る。 この状態で、マスタボードｌから、アドレスライン（Ａ
ＤＤ）上にアドレスＦ Ｆ Ｏ Ｏ （Ｈ）を送出し、
データライン（ ＤＡＴＡ）上にデータ０ １ ０ ０
（Ｈ）を送出することにより、スレーブボード２Ｂの
アドレス設定制御回路３に設けられたアドレス記憶部３
ｌに自ボードの設定アドレス０ １ ０ ０ （Ｈ）が
記憶され、更に、マスタボードｌから、アドレスライン
（ＡＤＤ）上にアドレスＦ Ｆ Ｏ ２ （Ｈ）を送出
し、データライン（ ＤＡＴＡ）上にデータＯ Ｏ ０
１ （Ｈ）を送出することにより、アドレス設定完了
を示すデータ０ ０ ０ １ （Ｈ）がアドレス設定完
了記憶部３５に記憶され、その最下位ビット“１′がア
ドレス設定完了信号として出力側のアドレス設定完了信
号線Ｌ３に出力される。 これにより、スレーブボード２Ｂのアドレス設定制御回
路３には、アドレス範囲を０ １ ０ ０ （Ｈ）〜Ｏ
Ｉ Ｆ Ｆ （Ｈ）とする自ボードの設定アドレス０
１ ０ ０ （Ｈ）がアドレス記憶部３１に記憶され
、自ボードのアドレス設定完了信号“】”がアドレス設
定完了記憶部３５に記憶されるとともに、アドレス設定
完了信号線Ｌ３に出力され、次段のスｌノ−ブボード２
Ｃに送出される。 このようにして、アドレス設定完了信号線Ｌｌ，Ｌ２．
・・・Ｌｎを介して各スレーブボード２Ａ， ２Ｂ．・
・・２Ｎに順次、アドレス設定を促す通知が伝達され、
その通知を受けた各スレーブボードがそれぞれマスタボ
ードｌの指定に従うユニークなアドレス範囲を設定する
。 上記したようなバス４のアドレス設定完了信号線ＬＬ，
Ｌ２．・・・Ｌｎを用いたアドレス設定手段により、
一組のディジーチェイン接続信号線を設けるのみで各ボ
ードにユニークなアドレス範囲を設定できる。これによ
りアドレス設定用の７〜−ドウエアスイッチを不要にし
て、マニュアル操作による面倒なアドレス設定作業とこ
れに伴う人為ミスを無くし信頼性を向上できるとともに
、ハードウエア構或を簡素化できる。又、マスタボード
ｌのソフトウエアとの対応さえとれていれば、設定され
るアドレスに関係なくスレーブボード２Ａ， ２Ｂ，・
・・の実装位置を任意に選択でき、アドレス専有範囲の
異なるボードが混在した場合であっても任意のシステム
を容易に構築できる。 尚、上記した実施例に於いては、アドレス設定完了記憶
部３５が、アドレスデコード部３３より得られるイネー
ブル信号（ＥＮ １）と、バス４の制御信号ラインに含
まれるライトタイミング信号（ ＷＴ）とに従い、デー
タライン（ ＤＡＴＡ）上のアドレス設定完了を示すデ
ータ０ ０ ０ １ （Ｈ）を記憶し、その最下位ビッ
ト（ＤＯ）の信号（又は記憶データ０ ０ ０ １ （
Ｈ）のデコード出力）をアドレス設定完了信号として出
力側のアドレス設定完了信号線Ｌ１に出力する構成とし
ているが、これに限らず、例えばアドレス設定完了記憶
部３５に記憶されたデータをデコードして、０ ０ ０
１ （Ｈ）のとき、アドレス設定完了信号“１”を得
、この信号を出力側のアドレス設定完了信号線Ｌ１に出
力する構或、又は、ライトタイミング信号（ ＷＴ）に
従い、アドレスデコード部３３より出力されたイネーブ
ル信号（ＥＮ２−“１″）をラッチする構或等であって
もよい。 ［発明の効果］ 以上詳記したように本発明のバスアドレス設定方式によ
れば、マスタボードと複数のスレーブボードとを相互に
接続するバスに、上記各ボードにディジーチェイン接続
され、アドレス設定の完了を次段のボードに順に伝える
アドレス設定完了信号線を設け、上記各スレーブボード
に、上記アドレス設定完了信号線の入出力信号関係が特
定の状態にあるとき上記バス上の設定アドレスを保持す
るアドレス記憶手段と、このアドレス記憶手段へのアド
レス設定が完了したことを示す状態信号を保持し同状態
信号を上記アドレス設定完了信号線を介して後段のボー
ドに送出するアドレス設定完了記憶部と、アドレス設定
完了後に於いて上記アドレス記憶部に保持された設定ア
ドレスと上記バス上のアドレスを比較し上記バス上のア
ドレスが自ボードアクセスのためのアドレスであるか否
かを判定するアドレス判定部とを設けてなる構戊とした
ことにより、アドレス設定用のハードウェアスイッチを
不要にして、一組のディジーチェイン接続信号線を設け
るのみで各ボードにユニークなアドレス範囲が設定でき
、これにより、マニュアル操作による面倒なアドレス設
定作業とこれに伴う人為ミスを無くして信頼性を向上で
きるとともに、ハードウェア構成を簡素化でき、任意の
システムを容易に構築できる。
続された複数のスレーブボードがアドレス設定されるア
ドレス設定機能をもつバスアドレス設定方式に関する。 （従来の技術） 従来、マザーボードにコネクタを介し複数のドータボー
ドがバス接続される装置構成に於いては、一般に、各ボ
ード毎にユニークなアドレス範囲を設定する必要がある
。 この種のアドレス設定手段として、従来では、各ボード
毎にアドレス設定用のスイッチを設け、このスイッチの
設定操作で各ボード毎に固有のアドレスを設定する手段
があった。 しかしながら、この種のアドレス設定手段は、装置構成
時に、各ボード毎に一々スイッチをマニュアル操作して
、そのボードに固有のアドレスを設定しなければならず
、従って人為ミスが入り易く、かつ各ボード毎にアドレ
ス設定用のスイッチを設ける必要があり、そのスイッチ
構造から、信頼性及び実装スペースの面で難点がある等
の問題があった。 このアドレス設定用スイッチを設けることによる欠点を
解消する手段として、ドータボードをバスに接続するた
めのコネクタにアドレス範囲指定のビンを複数個設け、
各ドータボードに対してそれぞれ固有の値になるように
、各スロット毎に、マザーボードにてアドレスの上位ビ
ットとして“１゜ “０″を設定し、各ドータボード
が、この鎧から定められた方式で自己アドレスを認識す
る方式がある。 しかしながらこの方式はドータボードの数に応じてコネ
クタのアドレス範囲指定ピンの数を増やさなければなら
ず、従ってシステム構成が大きくなる程、本来のボード
間回路接続のために使用可能なビン数が減少し、システ
ム構成上及び回路上に於いて大きな制約を受けるという
欠点を有していた。又、実装位Ｗｔ．（実装スロット位
置）でアドレスが固定されるため、特にアドレス専有範
囲の異なるボードの混在では実装位置に融通性が無くな
る（例えばアドレス範囲の広いボードに対しては１ボー
ド分の空きを作らなければならない等の制約が生じる）
という欠点を有していた。 （発明が解決しようとする課題） 上記したように、マザーボードにコネクタを介し複数の
ドータボードがバス接続される装置構成に於いて、各ボ
ード毎にユこ−クなアドレス範囲を設定する際、従来で
は、各ボード毎にアドレス設定用のスイッチを設け、こ
のスイッチの設定操作で各ボード毎に固有のアドレスを
設定する手段、又は、ドータボードをバスに接続するた
めのコネクタにアドレス範囲指定のビンを複数個設け、
各ドータボードに対してそれぞれ固有の値になるように
各スロット毎にアドレスの上位ビットを設定する手段、
等が存在したが、アドレス設定用のスイッチを設ける手
段は、そのスイッチ構造から、信頼性及び実装スペース
の面で問題があるとともに、各ボードにそれぞれ固有の
アドレスをマニスアル操作で設定しなければならないた
め人為ミスが入り易い等の問題があり、又、コネクタに
アドレス範囲指定のビンを複数個設ける手段は、ドータ
ボードの実装枚数に応じてコネクタのアドレス範囲指定
ビンの数を増やさなければならず、システム構成が大き
くなる程、本来のボード間回路接続のために使用するビ
ン数が減少して、システム構成上及び回路上の大きな制
約を受けるという欠点を有するとともに、実装位置でア
ドレスが固定されるため、特にアドレス専有範囲の異な
るボードの混在では実装位置に融通性が無くなる等の欠
点を有していた。 本発明は上記実情に鑑みなされたもので、マザーボード
にコネクタを介し複数のドータボードがバス接続される
装置構成に於いて、各ボードにユニークなアドレス範囲
を設定する際に、アドレス設定用のハードウエアスイッ
チを必要とせス、カつコネクタに割りつけるアドレス設
定に必要な信号を一組のディジーチェイン接続信号のみ
として、構成の簡素化を図り、かつ人為ミスによるトラ
ブルを排除することができるとともに、システム構成の
ハードウエア上の制約を無くして任意のシステムを容易
に構築できるバスアドレス設定方式を提供することを目
的とする。 ［発明の構或］ （課題を解決するための手段及び作用）本発明は、マス
タボードと複数のスレーブボードがバス接続され、マス
タボードが各スレーブボードのアドレスを設定するバス
アドレス設定方式に係るもので、上記バスには、上記各
ボードにディジーチェイン接続され、アドレス設定の完
了を次段のボードに順に伝えるアドレス設定完了信号線
を設け、上記各スレーブボードには、上記アドレス設定
完了信号線の入出力，信号関係が特定の状態にあるとき
上記バス上の設定アドレスを保持するアドレス記憶手段
と、このアドレス記憶手段へのアドレス設定が完了した
ことを示す状態信号を保持し同状態信号を上記アドレス
設定完了信号線を介して後段のボードに送出するアドレ
ス設定完了記憶部と、アドレス設定完了後に於いて上記
アドレス記憶部に保持された設定アドレスと上記バス上
のアドレスを比較し上記バス上のアドレスが自ボードア
クセスのためのアドレスであるか否かを判定するアドレ
ス判定部とを設けて、アドレス設定用のハードウエアス
イッチを不要にし、一組のディジー．チェイン接続信号
線を設けるのみで各ボードにユニークなアドレス範囲を
設定できる構成としたもので、これにより、マニュアル
操作による面倒なアドレス設定作業とこれに伴う人為ミ
スを無くして信頼性を向上できるとともに、ハードウエ
ア構成を簡素化でき、任意のシステムを容易に構築でき
る。 （実施例） 以下図面を参照して本発明の一実施例を説明する。 第１図は本発明の一実施例を示すブロック図である。 第１図に於いて、ｌはシステム制御を司るＣＰＵを実装
し、内蔵プログラムの制御の下にバス経由でスレーブボ
ードをリード／ライト制御する処理機能をもつマスタボ
ードである。２Ａ， ２Ｂ．・・・２Ｎはそれぞれマス
タボードｌの制御の下にり一ド／ライトされる、メモリ
、レジスタ類等を含んだスレープボード（ＳＢＩ，ＳＢ
２，−ＳＢｎ ）であり、上記マスタボード１の制御の
下にそれぞれ固有のアドレス範囲が設定される。３は上
記各スレープボード２＾，２Ｂ．・・・２Ｎに設けられ
たアドレス設定ｔＦ１御回路（ＡＳＣ）であり、マスタ
ボードｔの制御の下に、後述するディジーチェイン接続
によるアドレス設定完了信号線を用いて、自ボードのア
ドレス範囲を設定し、次段のボードへアドレス範囲の設
定を促す伝達機能を持つとともに、その設定アドレスに
従い自ボードへのアクセス（アドレス指定）を認識する
機能をもつもので、その具体的な構成は第２図を参照し
て後述する。４は上記マスタボード１とスレープボード
２Ａ． ２Ｂ，・・・２Ｎの相互を接続するバス（ＢＵ
Ｓ）であり、ここでは、通常のデータ、アドレス、及び
制御信号等の転送ラインに加えて、アドレス範囲の設定
完了を次段のボードへ順に通知するディジーチェイン接
続によるアドレス設定完了信号線Ｌｌ， Ｌ２，・・・
Ｌｎをもつ。 第２図は上記各スレーブボード２Ａ． ２Ｂ，・・・２
Ｎに設けられたアドレス設定制御回路（ＡＳＣ）３の構
成を示すブロック図である。尚、ここではバス４のアド
レスライン（ＡＤＤ）とデータライン（ ＤＡＴＡ）を
それぞれ１６ビット構或とし、そのアドレスライン（Ａ
ＤＩ））上のアドレスをＡｌ５〜ＡＯ、データライン（
ＤＡＴＡ）上のデータをＤ１５〜ＤＯで示す。 第２図に於いて、３１は自ボードのバス上の設定アドレ
ス範囲を示すアドレス（Ａ１５〜ＡＩ）を記憶するアド
レス記憶部であり、後述するアドレスデコード部３３よ
り得られるイネーブル信号（ＥＮ １）と、バス４の制
御信号ラインに含まれるライトタイミング信号（νＴ）
とに従い、データライン（ ＤＡＴＡ）上の設定アドレ
ス（Ａｌ５〜ＡＩ）を示す情報を記憶する。ここで、設
定アドレスＡＩ５〜ＡＩのうち、Ａｌ５は最上位のアド
レスビット、ＡＩは設定アドレス範囲によって定まる桁
位置のアドレスビットである。即ち、一例として、スレ
ープボード２人に、０ ０ ０ ０ （Ｈ）〜Ｏ Ｏ
Ｆ Ｆ （１）のアドレス範囲を設定し、スレーブボー
ド２Ｂに、０ １ ０ ０ （Ｈ）〜Ｏ Ｉ Ｆ Ｆ
（Ｈ）のアドレス範囲を設定するものとすると、１６ビ
ットのアドレスＡＩ５〜ＡＯのうち、上位８ビットのア
ドレスＡＩ．５〜八８が上記設定アドレス（Ａｉ −Ａ
８ ”）となる。 ３２はマスタボードｌから出力されるアドレスライン（
ＡＤＤ）上のアドレスと、アドレス記憶部３ｌに設定さ
れたアドレス（Ａ１５〜Ａ１）とを比較し、マスタボー
ドｌから出力されたアドレスが自ボードの設定アドレス
範囲に含まれるか否かを判定するアドレス比較部である
。 ３３は後述するアドレスデコード制御部３４からイネー
プル信号（ＥＮＯ）を受けているとき、アドレスライン
（ＡＤＤ）上のアドレス（Ａｌ５〜ＡＯ）のうち、自ボ
ードのアドレス範囲に相当する下位ビットｃ Ａ ｉ−
ｉ〜ＡＯ）、即ち上記の例に従うと下位８ビットのアド
レス（Ａ７〜ＡＯ）を受けて、同アドレスをデコードす
るアドレスデコード部であり、ここでは下位８ビットの
アドレス（Ａ７〜ＡＯ）が第１の特定アドレスであると
き（例えば０ ０ （Ｈ）であるとき）、アドレス記憶
部３１にイネーブル信号（ＥＮＩ）を出力し、第２の特
定アドレスであるとき（例えば０ ２ （Ｈ）であると
き）、後述するアドレス設定完了記憶部３５にイ１ネー
ブル信号（ＥＮ２）を出力する。 ３４はアドレス比較部３２の判定出力と、入力側及び出
力側のアドレス設定完了信号線Ｌｌ， Ｌｉ＋１の各信
号とを受けて、入力側のアドレス設定完了信号線Ｌ１の
信号が設定完了状態（例えば“１”）を示し、出力側の
アドレス設定完了信号線Ｌｉ＋１の信号が設定未完了状
態（゜０“）を示しているとき、及び、出力側のアドレ
ス設定完了信号線Ｌ１◆１の信号が設定完了状態（“１
゜）を示している際にアドレス比較部３２よりアドレス
の一致判定出力があっときに、それぞれアドレスデコー
ド部３３にイネ−ブル信号（ＥＮＤ）を出力するアドレ
スデコード制御部である。 ３５はアドレスデコード部３３より得られるイネーブル
信号（ＥＮ １）と、バス４の制御信号ラインに含まれ
るライトタイミング信号（ ＷＴ）とに従い、データラ
イン（ ＤＡＴＡ）上のアドレス設定完了を示すデータ
（ここでは０ ０ ０ １ （｝Ｉ）とする）を記憶す
るアドレス設定完了記憶部であり、この最下位ビット（
Ｄｏ−ＬＳＢ）の信号（又は記憶データ０ ０ ０ １
（Ｈ）のデコード出力）がアドレス設定完了信号とし
て出力側のアドレス設定完了信号線Ｌｌ＋１に出力され
、次段のスレーブボードに送出される。 第３図は上記アドレス設定完了信号線ＬＸ． Ｌ２．・
・・上のアドレス設定完了信号状態を示すタイムチャー
トであり、初期状態ではアドレス設定完了信号線Ｌｌの
みがアドレス設定完了状態を示す“１“となっており、
スレーブボード（ＳＢＩ ） ２Ａのアドレス設定が完
了すると、次にアドレス設定完了信号線Ｌ２が′１″と
なってスレープボード（ＳＢ２）２Ｂのアドレ不設定が
可能になる。 ここで第１図乃至第３図を参照して本発明の一実施例に
於ける動作を説明する。 ここでは、スレーブボード２人に、０ ０ ０ ０ （
Ｈ）〜０ ０ Ｆ Ｆ （Ｈ）のアドレス範囲を設定し
、スレーブボード２Ｂに、０ １ ０ ０ （Ｈ）〜０
１ Ｆ Ｆ （Ｈ）のアドレス範囲を設定する場合を
例にとる。この際、アドレス設定制御回路３のアドレス
記憶部３１は、アドレスデコード部３３より得られるイ
ネーブル信号（ＥＮＩ−″１”）とバス４の制御信号ラ
インに含まれるライトタイミング信号（ ＷＴ）とに従
い、アドレスの上位８ビット（Ａｌ５〜Ａ８）を示すデ
ータを記憶する。又、アドレス比較部３２は、バス４の
アドレスライン（ＡＤＤ）上の上位アドレスＡ１５〜Ａ
８とアドレス記憶部３ｌの設定アドレスとを比較する。 又、アドレスデコード部３３は、アドレスデコード制御
部３４からイネーブル信号（ＥＮＯ−’１”）を受けて
いるとき、アドレスライン（ＡＤＤ）上の下位アドレス
（Ａ７〜ＡＯ）をデコードし、同アドレス（Ａ７〜ＡＯ
）が、０ ０ （Ｈ）のとき、アドレス記憶部３ｌにイ
ネープル信号（ＥＮＩ−“１”）を出力し、０ ２ （
Ｈ）のときアドレス設定完了記憶部３５にイネーブル信
号（ＥＮ２−”１”）を出力する。又、アドレスデコー
ド制御部３４は、アドレス比較部３２の判定出力と、入
力側及び出力側のアドレス設定完了信号線Ｌｌ，ＬＩ＋
１の各信号とを受けて、入力側のアドレス設定完了信号
線Ｌ１の信号が設定完了状態を示す“１″出力側のアド
レス設定完了信号線ＬＩ＋１の信号が設定未完了状態を
示す“０″であるとき、及び、出力側のアドレス設定完
了信号線Ｌ １ ＋ １の信号が設定完了状態を示す“
１”である際にアドレス比較部３２よりアドレスの一致
判定出力があっときのそれぞれに於いてアドレスデコー
ド部３３にイネーブル信号（ＥＮＯ−”１゜）を出力す
る。又、アドレス設定完了記憶部３５は、アドレスデコ
ード部３３より得られるイネーブル信号（ＥＮＩ−“１
“）と、バス４の制御信号ラインに含まれるライトタイ
ミング信号（ ＷＴ）とに従い、データライン（ ＤＡ
ＴＡ）上のアドレス設定完了を示すデータ０ ０ ０
１ （Ｈ）を記憶し、その最下位ビット（Ｄｏ − ’
１’ ）をアドレス設定完了信号として出力側のアドレ
ス設定完了信号線Ｌｌ＋１に出力する。 又、マスタボードｌが初期設定時にアドレス記憶部３１
，及びアドレス設定完了記憶部３５をアクセスする場合
のアドレスは、初期設定完了後に於いていずれのボード
にも使用されないアドレスを用いる必要があり、このア
ドレスをここでは、ＦＦＯＯ（｝Ｉ）、及びＦ Ｆ ０
２ （Ｈ）とする。 初期状態では、第３図に示すように、バス４に含まれる
アドレス設定完了信号線Ｌｌ， Ｌ２，・・・Ｌｎのう
ち、マスタボード１とスレープボード２人とを繋ぐアド
レス設定完了信号線Ｌｌのみが“１″となっており、こ
れによりスレーブボード２Ａのみが自ボードのアドレス
範囲を設定可能な状態にある。 即ち、この際は、スレープボード２人に接続される入力
側のアドレス設定完了信号線Ｌｌの信号が“１゜、出力
側のアドレス設定完了信号線Ｌ２の信号が設定未完了を
示す′０”を示していることから、スレーブボード２Ａ
に設けられたアドレス設定＃Ｊａ１回路３に於いて、ア
ドレスデコード制御部３４がアドレスデコード部３３に
イネーブル信号（ＥＮＯ−“１”）を出力している。 この状態で、先ず、マスタボードｌから、パス４のアド
レスライン（ＡＤＤ）上にアドレスＦ Ｆ Ｏ Ｏ （
Ｈ）が送出され、データライン（ ＤＡＴＡ）上にデー
タ０ ０ ０ ０ （Ｈ）が送出されると、スレーブボ
ード２人のアドレス設定制御回路３に於いて、アドレス
ライン（ＡＤＤ）上のアドレスＦＦＯＯ（Ｈ）がアドレ
スデコード部８３でデコードされ、アドレスデコード部
３３からアドレス記憶部３ｌにイネーブル信号（ＥＮＩ
−“１”）が送出される。これにより上記データライン
（ ＤＡＴＡ）上のデータ０ ０ ０ ０ （Ｈ）が、
ライトタイミング信号（ ＷＴ）に従い、自ボードの設
定アドレスとしてアドレス記憶部３１に記憶される。 次に、マスタボードｌから、アドレスライン（ＡＤＤ）
上にアドレスＦ Ｆ Ｏ ２ （Ｈ）が送出され、デー
タライン（ ＤＡＴＡ）上にデータ０ ０ ０ １ （
Ｈ）が送出されると、スレーブボード２Ａのアドレス設
定制御回路３に於いて、アドレスライン（ＡＤＤ）上の
アドレスＦ Ｆ Ｏ ２ （Ｈ）がアドレスデコード部
３３でデコードされ、アドレスデコード部８３からアド
レス設定完了記憶部３５にイネーブル信号（ＥＮ２−′
１”）が送出される。これにより上記データライン（
ＤＡＴＡ）上のデータＯ Ｏ ０ １ （Ｈ）が、ライ
トタイミング信号（ ＶＴ）に従いアドレス設定完了記
憶部３５に記憶され、その最下位ビット“１”がアドレ
ス設定完了信号として出力側のアドレス設定完了信号線
Ｌ２に出力される。 このようにして、スレーブボード２人のアドレス設定制
御回路３には、アドレス範囲を００００（Ｈ）〜０ ０
Ｆ Ｆ （Ｈ）とする自ボードの設定アドレス０ ０
０ ０ （Ｈ）がアドレス記憶部３ｌに記憶され、自
ボードのアドレス設定完了信号“１゜がアドレス設定完
了記憶部３５に記憶されるとともに、アドレス設定完了
信号線Ｌ２に出力され、次段のスレーブボード２Ｂに送
出される。 これにより、次は、スレーブボード２Ｂの入力側アドレ
ス設定完了信号線ＬＬが“１″、出力側アドレス設定完
了信号線Ｌ２が“０゜となって、スレーブボード２Ｂの
アドレス設定が可能になる。 この際は、スレーブボード２Ｂのアドレス設定制御回路
３に於いてアドレスデコード制御部３４からアドレスデ
コード部３３にイネープル信号（ＥＮ Ｏ）が送出され
る。 この状態で、マスタボードｌから、アドレスライン（Ａ
ＤＤ）上にアドレスＦ Ｆ Ｏ Ｏ （Ｈ）を送出し、
データライン（ ＤＡＴＡ）上にデータ０ １ ０ ０
（Ｈ）を送出することにより、スレーブボード２Ｂの
アドレス設定制御回路３に設けられたアドレス記憶部３
ｌに自ボードの設定アドレス０ １ ０ ０ （Ｈ）が
記憶され、更に、マスタボードｌから、アドレスライン
（ＡＤＤ）上にアドレスＦ Ｆ Ｏ ２ （Ｈ）を送出
し、データライン（ ＤＡＴＡ）上にデータＯ Ｏ ０
１ （Ｈ）を送出することにより、アドレス設定完了
を示すデータ０ ０ ０ １ （Ｈ）がアドレス設定完
了記憶部３５に記憶され、その最下位ビット“１′がア
ドレス設定完了信号として出力側のアドレス設定完了信
号線Ｌ３に出力される。 これにより、スレーブボード２Ｂのアドレス設定制御回
路３には、アドレス範囲を０ １ ０ ０ （Ｈ）〜Ｏ
Ｉ Ｆ Ｆ （Ｈ）とする自ボードの設定アドレス０
１ ０ ０ （Ｈ）がアドレス記憶部３１に記憶され
、自ボードのアドレス設定完了信号“】”がアドレス設
定完了記憶部３５に記憶されるとともに、アドレス設定
完了信号線Ｌ３に出力され、次段のスｌノ−ブボード２
Ｃに送出される。 このようにして、アドレス設定完了信号線Ｌｌ，Ｌ２．
・・・Ｌｎを介して各スレーブボード２Ａ， ２Ｂ．・
・・２Ｎに順次、アドレス設定を促す通知が伝達され、
その通知を受けた各スレーブボードがそれぞれマスタボ
ードｌの指定に従うユニークなアドレス範囲を設定する
。 上記したようなバス４のアドレス設定完了信号線ＬＬ，
Ｌ２．・・・Ｌｎを用いたアドレス設定手段により、
一組のディジーチェイン接続信号線を設けるのみで各ボ
ードにユニークなアドレス範囲を設定できる。これによ
りアドレス設定用の７〜−ドウエアスイッチを不要にし
て、マニュアル操作による面倒なアドレス設定作業とこ
れに伴う人為ミスを無くし信頼性を向上できるとともに
、ハードウエア構或を簡素化できる。又、マスタボード
ｌのソフトウエアとの対応さえとれていれば、設定され
るアドレスに関係なくスレーブボード２Ａ， ２Ｂ，・
・・の実装位置を任意に選択でき、アドレス専有範囲の
異なるボードが混在した場合であっても任意のシステム
を容易に構築できる。 尚、上記した実施例に於いては、アドレス設定完了記憶
部３５が、アドレスデコード部３３より得られるイネー
ブル信号（ＥＮ １）と、バス４の制御信号ラインに含
まれるライトタイミング信号（ ＷＴ）とに従い、デー
タライン（ ＤＡＴＡ）上のアドレス設定完了を示すデ
ータ０ ０ ０ １ （Ｈ）を記憶し、その最下位ビッ
ト（ＤＯ）の信号（又は記憶データ０ ０ ０ １ （
Ｈ）のデコード出力）をアドレス設定完了信号として出
力側のアドレス設定完了信号線Ｌ１に出力する構成とし
ているが、これに限らず、例えばアドレス設定完了記憶
部３５に記憶されたデータをデコードして、０ ０ ０
１ （Ｈ）のとき、アドレス設定完了信号“１”を得
、この信号を出力側のアドレス設定完了信号線Ｌ１に出
力する構或、又は、ライトタイミング信号（ ＷＴ）に
従い、アドレスデコード部３３より出力されたイネーブ
ル信号（ＥＮ２−“１″）をラッチする構或等であって
もよい。 ［発明の効果］ 以上詳記したように本発明のバスアドレス設定方式によ
れば、マスタボードと複数のスレーブボードとを相互に
接続するバスに、上記各ボードにディジーチェイン接続
され、アドレス設定の完了を次段のボードに順に伝える
アドレス設定完了信号線を設け、上記各スレーブボード
に、上記アドレス設定完了信号線の入出力信号関係が特
定の状態にあるとき上記バス上の設定アドレスを保持す
るアドレス記憶手段と、このアドレス記憶手段へのアド
レス設定が完了したことを示す状態信号を保持し同状態
信号を上記アドレス設定完了信号線を介して後段のボー
ドに送出するアドレス設定完了記憶部と、アドレス設定
完了後に於いて上記アドレス記憶部に保持された設定ア
ドレスと上記バス上のアドレスを比較し上記バス上のア
ドレスが自ボードアクセスのためのアドレスであるか否
かを判定するアドレス判定部とを設けてなる構戊とした
ことにより、アドレス設定用のハードウェアスイッチを
不要にして、一組のディジーチェイン接続信号線を設け
るのみで各ボードにユニークなアドレス範囲が設定でき
、これにより、マニュアル操作による面倒なアドレス設
定作業とこれに伴う人為ミスを無くして信頼性を向上で
きるとともに、ハードウェア構成を簡素化でき、任意の
システムを容易に構築できる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例に於けるアドレス設定制御回路（ＡＳＣ）の
構成を示すブロック図、第３図は上記実施例に於けるア
ドレス設定完了信号線上のアドレス設定完了信号状態を
示すタイムチャートである。 １・・・マスタボード、２Ａ， ２Ｂ，・・・２Ｎ・・
・スレーブボ一ド（ＳＢｌ，ＳＢ２．・・・ＳＢｎ ）
、３・・・アドレス設定制御回路（ＡＳＣ） 、４・
・・バスＣＢＵＳ）、３１・・・アドレス記憶部、３２
・・・アドレス比較部、３３・・・アドレスデコード部
、３４・・・アドレスデコード制御部、３５・・・アド
レス設定完了記憶部、Ｌｌ， Ｌ２．・・・Ｌｎ４・・
・アドレス設定完了信号線、ｗＴ・・・ライトタイミン
グ信号、ＡＤＤ・・・アドレスライン、ＤＡＴＡ・・・
データライン、ＥＮ Ｏ， ＥＮ ｌ． ＥＮ ２・・
・イネーブル信号。
上記実施例に於けるアドレス設定制御回路（ＡＳＣ）の
構成を示すブロック図、第３図は上記実施例に於けるア
ドレス設定完了信号線上のアドレス設定完了信号状態を
示すタイムチャートである。 １・・・マスタボード、２Ａ， ２Ｂ，・・・２Ｎ・・
・スレーブボ一ド（ＳＢｌ，ＳＢ２．・・・ＳＢｎ ）
、３・・・アドレス設定制御回路（ＡＳＣ） 、４・
・・バスＣＢＵＳ）、３１・・・アドレス記憶部、３２
・・・アドレス比較部、３３・・・アドレスデコード部
、３４・・・アドレスデコード制御部、３５・・・アド
レス設定完了記憶部、Ｌｌ， Ｌ２．・・・Ｌｎ４・・
・アドレス設定完了信号線、ｗＴ・・・ライトタイミン
グ信号、ＡＤＤ・・・アドレスライン、ＤＡＴＡ・・・
データライン、ＥＮ Ｏ， ＥＮ ｌ． ＥＮ ２・・
・イネーブル信号。
Claims (1)
- マスタボードと複数のスレーブボードがそれぞれ共通の
バスを介して接続され、マスタボードの制御の下に各ス
レーブボードのアドレスが設定されるアドレス設定機能
をもつシステムであって、上記バスには、上記各ボード
にディジーチェイン接続され、アドレス設定の完了を次
段のボードに順に伝えるアドレス設定完了信号線を有し
、上記各スレーブボードには、上記アドレス設定完了信
号線の入出力信号関係が特定の状態にあるとき上記バス
上の設定アドレスを保持するアドレス記憶手段と、この
アドレス記憶手段へのアドレス設定が完了したことを示
す状態信号を保持し同状態信号を上記アドレス設定完了
信号線を介して後段のボードに送出するアドレス設定完
了記憶部と、アドレス設定完了後に於いて上記アドレス
記憶部に保持された設定アドレスと上記バス上のアドレ
スを比較し上記バス上のアドレスが自ボードアクセスの
ためのアドレスであるか否かを判定するアドレス判定部
とを有してなることを特徴とするバスアドレス設定方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18830789A JPH0352050A (ja) | 1989-07-20 | 1989-07-20 | バスアドレス設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18830789A JPH0352050A (ja) | 1989-07-20 | 1989-07-20 | バスアドレス設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352050A true JPH0352050A (ja) | 1991-03-06 |
Family
ID=16221321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18830789A Pending JPH0352050A (ja) | 1989-07-20 | 1989-07-20 | バスアドレス設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132231A (en) * | 1991-05-16 | 1992-07-21 | Case Western Reserve University | Carbon monoxide detector using a derivative of Ni(TBC) |
| EP0780731A2 (en) | 1995-12-22 | 1997-06-25 | Mitsubishi Chemical Corporation | Photopolymerizable composition for a color filter, color filter and liquid crystal display device |
-
1989
- 1989-07-20 JP JP18830789A patent/JPH0352050A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132231A (en) * | 1991-05-16 | 1992-07-21 | Case Western Reserve University | Carbon monoxide detector using a derivative of Ni(TBC) |
| EP0780731A2 (en) | 1995-12-22 | 1997-06-25 | Mitsubishi Chemical Corporation | Photopolymerizable composition for a color filter, color filter and liquid crystal display device |
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