JPH0352218B2 - - Google Patents
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- JPH0352218B2 JPH0352218B2 JP55088418A JP8841880A JPH0352218B2 JP H0352218 B2 JPH0352218 B2 JP H0352218B2 JP 55088418 A JP55088418 A JP 55088418A JP 8841880 A JP8841880 A JP 8841880A JP H0352218 B2 JPH0352218 B2 JP H0352218B2
- Authority
- JP
- Japan
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- load
- mostq
- ccd
- charge
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明はCCDの電荷検出装置、特に２相動作
の埋込みチヤンネルCCDと同一半導体基板上に
構成して有効な電荷検出装置の新しい構成に関す
るものである。
の埋込みチヤンネルCCDと同一半導体基板上に
構成して有効な電荷検出装置の新しい構成に関す
るものである。
一般にCCDの電荷検出には、高速応答、高感
度、低消費電力等の他に、外部回路の簡単さ、調
整の容易さなどが要求される。特に埋込みチヤン
ネルCCDは表面チヤンネルCCDよりも高速転送
動作を行うから、これと一体化される検出回路に
は上記の高速転送性に応じうるだけの高速応答性
が要求される。
度、低消費電力等の他に、外部回路の簡単さ、調
整の容易さなどが要求される。特に埋込みチヤン
ネルCCDは表面チヤンネルCCDよりも高速転送
動作を行うから、これと一体化される検出回路に
は上記の高速転送性に応じうるだけの高速応答性
が要求される。
CCDの出力端子に接続される信号電荷の検出
回路は通常１対の絶縁ゲート型電界効果トランジ
スタ（以下MOSTと略記する）で構成されたソ
ースフオロワ回路が用いられる。現在では転送電
極長が10μｍ程度の埋込みチヤンネルCCDの動作
周波数の上限は数10MHzに達しているが、該
CCDの電荷検出を行う検出回路の応答周波数が
上記CCDの動作周波数に対応した値でなければ
該CCDの高速動作性は発揮できるものではない。
以下これについて簡単に述べる。
回路は通常１対の絶縁ゲート型電界効果トランジ
スタ（以下MOSTと略記する）で構成されたソ
ースフオロワ回路が用いられる。現在では転送電
極長が10μｍ程度の埋込みチヤンネルCCDの動作
周波数の上限は数10MHzに達しているが、該
CCDの電荷検出を行う検出回路の応答周波数が
上記CCDの動作周波数に対応した値でなければ
該CCDの高速動作性は発揮できるものではない。
以下これについて簡単に述べる。
第１図に示したごとくCCDの出力端子たる浮
遊拡散層Ｄの負荷は該拡散層Ｄの容量とこれにつ
ながる電荷検出用ソースフオロワ回路の能動
MOSTQAのゲート容量のごとき容量性負荷であ
る。したがつて、該CCDの出力たる転送電荷QT
を電圧Ｖの形で高感度で検出するためにはＶ＝
QT／Ｃなる関係から、能動MOSTQAのゲート容
量は小さくなくてはならず、このために該能動
MOSTQAの寸法を大きくすることはできない。
遊拡散層Ｄの負荷は該拡散層Ｄの容量とこれにつ
ながる電荷検出用ソースフオロワ回路の能動
MOSTQAのゲート容量のごとき容量性負荷であ
る。したがつて、該CCDの出力たる転送電荷QT
を電圧Ｖの形で高感度で検出するためにはＶ＝
QT／Ｃなる関係から、能動MOSTQAのゲート容
量は小さくなくてはならず、このために該能動
MOSTQAの寸法を大きくすることはできない。
一方、ソースフオロワ回路の出力端は、能動
MOSTQAのソースと負荷MOSTQLのドレインと
の接続拡散層（以下この点をDS点と呼ぶ）自体
の容量と該DS点につながる図示しないサンプル
ホールド用MOSTの入力容量の合計できまり、
やはり容量性である。したがつて一段のソースフ
オロワ回路から見ればその負荷は第１図中に示し
たごとく容量CLと見なすことができる。
MOSTQAのソースと負荷MOSTQLのドレインと
の接続拡散層（以下この点をDS点と呼ぶ）自体
の容量と該DS点につながる図示しないサンプル
ホールド用MOSTの入力容量の合計できまり、
やはり容量性である。したがつて一段のソースフ
オロワ回路から見ればその負荷は第１図中に示し
たごとく容量CLと見なすことができる。
また一方で、上記のごとく能動MOSTQAの寸
法を大にはできないが、負荷MOSTQLはソース
フオロワ回路の入力端子につながつていないか
ら、この負荷MOSTQLの寸法を大にすることは
可能でこの寸法を大とすれば負荷MOSTQLのコ
ンダクタンスGLは大となり、容量性負荷CLの充
放電時定数は短縮され、したがつてソースフオロ
ワ回路の応答速度は上昇する。このゆえに上記負
荷MOSTQLの寸法を大とすることは該ソースフ
オロワ回路を高速動作のものとすることにつなが
る。
法を大にはできないが、負荷MOSTQLはソース
フオロワ回路の入力端子につながつていないか
ら、この負荷MOSTQLの寸法を大にすることは
可能でこの寸法を大とすれば負荷MOSTQLのコ
ンダクタンスGLは大となり、容量性負荷CLの充
放電時定数は短縮され、したがつてソースフオロ
ワ回路の応答速度は上昇する。このゆえに上記負
荷MOSTQLの寸法を大とすることは該ソースフ
オロワ回路を高速動作のものとすることにつなが
る。
第２図は、能動MOSTの電流IDと負荷MOST
の電流ILを縦軸に、またDS点の電圧VDSを横軸に
とつた一段ソースフオロワを構成する各MOST
の動作点の移動を示す図である。
の電流ILを縦軸に、またDS点の電圧VDSを横軸に
とつた一段ソースフオロワを構成する各MOST
の動作点の移動を示す図である。
単一のMOSTの飽和電流Ｉは周知のごとく、
（VG−VT）で決定される。ただしVGは入力ゲー
ト電圧、VTはしきい値電圧であるが、ソースフ
オロワ回路の能動MOSTにおいてはそのゲート
端子GGおよびDS点の各電圧VGGおよびVDSとの差
（VGG−VDS）が上記のVGに対応する。したがつて
該能動MOSTの飽和電流Ｉは（VGG−VDS−VT）2
となるが、能動MOSTが表面チヤンネル型であ
つてそのためにVT０であるならば上記飽和電
流Ｉは事実上（VGG−VDS）2と表せて、能動
MOSTの飽和電流ＩはこのVGG−VDSの自乗特性
によつてたとえば第１図中の曲線ホのごとく描か
れる。
（VG−VT）で決定される。ただしVGは入力ゲー
ト電圧、VTはしきい値電圧であるが、ソースフ
オロワ回路の能動MOSTにおいてはそのゲート
端子GGおよびDS点の各電圧VGGおよびVDSとの差
（VGG−VDS）が上記のVGに対応する。したがつて
該能動MOSTの飽和電流Ｉは（VGG−VDS−VT）2
となるが、能動MOSTが表面チヤンネル型であ
つてそのためにVT０であるならば上記飽和電
流Ｉは事実上（VGG−VDS）2と表せて、能動
MOSTの飽和電流ＩはこのVGG−VDSの自乗特性
によつてたとえば第１図中の曲線ホのごとく描か
れる。
ところで負荷MOSTのゲート端子GLは通常接
地されるべきソース端子SSに接続される。この
負荷MOSTQLのコンダクタンスを決定すべく該
MOSTQL中を流れる飽和電流が第１図中のIL1で
示したごとく小さな値であるとすると、該電流
IL1は能動MOSTを流れる電流IDと一致するよう
に、動作点はたとえば曲線ホ上のＡ点となる。と
ころで能動MOSTのゲート端子VGGにはリセツト
トランジスタQRを介してVDD＝12Vなる電圧が印
加されている。したがつて今CCDから前記浮遊
拡散層Ｄ中に転送電荷QTが入つて来て2Vなる電
圧を生じたとすれば能動MOSTQAのゲート端子
電圧VGGは上記の12Vなる値から10Vになる値に
まで2Vの低下を呈する。この電圧低下が起これ
ば能動MOSTQAの電流IDは減少して動作点はＢ
点にうつりそのため負荷MOSTQLの電流ILより
も小つまりID＜ILとなる。
地されるべきソース端子SSに接続される。この
負荷MOSTQLのコンダクタンスを決定すべく該
MOSTQL中を流れる飽和電流が第１図中のIL1で
示したごとく小さな値であるとすると、該電流
IL1は能動MOSTを流れる電流IDと一致するよう
に、動作点はたとえば曲線ホ上のＡ点となる。と
ころで能動MOSTのゲート端子VGGにはリセツト
トランジスタQRを介してVDD＝12Vなる電圧が印
加されている。したがつて今CCDから前記浮遊
拡散層Ｄ中に転送電荷QTが入つて来て2Vなる電
圧を生じたとすれば能動MOSTQAのゲート端子
電圧VGGは上記の12Vなる値から10Vになる値に
まで2Vの低下を呈する。この電圧低下が起これ
ば能動MOSTQAの電流IDは減少して動作点はＢ
点にうつりそのため負荷MOSTQLの電流ILより
も小つまりID＜ILとなる。
このID＜ILとなつた状態は負荷容量のCL中の電
荷が負荷MOSTQLを介して流出、つまり放電す
ることを意味する。しかしDS点の電圧VDSすなわ
ち負荷容量CL両端の電圧は一定であるから、上
記の電流IDの減少は第１図中ではまず点Ａから点
Ｂへの移動として表されるが、動作点はさらに能
動MOSTの自乗特性曲線へに沿つて点Ｃに到つ
て放電を終り、この点Ｃにおいて能動MOSTQA
と負荷MOSTQLとの各電流IDとIL1とは、再び平
衡を保つ。
荷が負荷MOSTQLを介して流出、つまり放電す
ることを意味する。しかしDS点の電圧VDSすなわ
ち負荷容量CL両端の電圧は一定であるから、上
記の電流IDの減少は第１図中ではまず点Ａから点
Ｂへの移動として表されるが、動作点はさらに能
動MOSTの自乗特性曲線へに沿つて点Ｃに到つ
て放電を終り、この点Ｃにおいて能動MOSTQA
と負荷MOSTQLとの各電流IDとIL1とは、再び平
衡を保つ。
逆に能動MOSTQAのゲート電圧VGGが10Vから
12Vまで増加すれば、能動MOSTQAの電流IDは
VDSが一定のもとで増加し曲線ホ上の点Ｄに達し
た後にやはり自乗特性曲線ホに沿つて点Ａにもど
つて平衡する。
12Vまで増加すれば、能動MOSTQAの電流IDは
VDSが一定のもとで増加し曲線ホ上の点Ｄに達し
た後にやはり自乗特性曲線ホに沿つて点Ａにもど
つて平衡する。
この場合の該ソースフオロワ回路の動作速度は
正確には積分方程式で表される複雑な形をとるの
で理解の便宜のために省略するが、図式的には近
似的に直線と見なしうるＢ〜Ｃ間あるいはＤ〜Ａ
間の傾斜が上記動作点の変化の速さに対応する。
正確には積分方程式で表される複雑な形をとるの
で理解の便宜のために省略するが、図式的には近
似的に直線と見なしうるＢ〜Ｃ間あるいはＤ〜Ａ
間の傾斜が上記動作点の変化の速さに対応する。
この同図からわかるように、上記のＢ〜Ｃ間あ
るいはＤ〜Ａ間の傾斜はあまり急峻なものではな
く、これら負荷MOSTを流れる電流IL1のごとく
小さければ該ソースフオロワ回路の応答性は高速
でないということがわかる。
るいはＤ〜Ａ間の傾斜はあまり急峻なものではな
く、これら負荷MOSTを流れる電流IL1のごとく
小さければ該ソースフオロワ回路の応答性は高速
でないということがわかる。
したがつて今、該ソースフオロワ回路を高速化
するために、負荷MOSTQLのゲート幅Ｗとゲー
ト長Ｌの比Ｗ／Ｌを増加させ、先にはIL1であつ
た負荷MOSTQLの電流をIL2なる値に増大せしめ
る。
するために、負荷MOSTQLのゲート幅Ｗとゲー
ト長Ｌの比Ｗ／Ｌを増加させ、先にはIL1であつ
た負荷MOSTQLの電流をIL2なる値に増大せしめ
る。
かくすれば、前記したごとくソースフオロワ回
路の入力電圧VGGが変化したことによる動作点の
移動は、第２図中のａ〜ｂ〜ｃ〜ｄ〜ａのごとく
なり、特にｂ〜ｃ、ならびにｄ〜ａの傾斜が急峻
となつているところから該ソースフオロワ回路は
高速応答性を有するものとなることが理解され
る。
路の入力電圧VGGが変化したことによる動作点の
移動は、第２図中のａ〜ｂ〜ｃ〜ｄ〜ａのごとく
なり、特にｂ〜ｃ、ならびにｄ〜ａの傾斜が急峻
となつているところから該ソースフオロワ回路は
高速応答性を有するものとなることが理解され
る。
ところがこのように負荷MOSTQLの寸法を大
にして該MOSTQLを流れる電流を大にすれば、
上述のごとく応答速度は増大するが、能動
MOSTのゲート端子電圧VGGは前記のごとく12V
に一定化されているのに対し、VDS点の電圧は低
下する。すなわちソースフオロワ回路における電
圧シフト量が増大するという欠点がある。この電
圧シフト量の増大は１段だけのソースフオロワで
はたとえたいしたことがなくとも該ソースフオロ
ワを２段接続にした場合にはその影響が無視でき
なくなり、出力信号の歪発生の原因となる。
にして該MOSTQLを流れる電流を大にすれば、
上述のごとく応答速度は増大するが、能動
MOSTのゲート端子電圧VGGは前記のごとく12V
に一定化されているのに対し、VDS点の電圧は低
下する。すなわちソースフオロワ回路における電
圧シフト量が増大するという欠点がある。この電
圧シフト量の増大は１段だけのソースフオロワで
はたとえたいしたことがなくとも該ソースフオロ
ワを２段接続にした場合にはその影響が無視でき
なくなり、出力信号の歪発生の原因となる。
本発明はこうした欠点に鑑みなされたもので、
上記の能動MOST、負荷MOSTのしきい値電圧
を調整することにより上記の電圧シフト量が増大
しないようにして、しかも埋込みチヤンネル
CCDと同一の半導体基板板上に同一の製造工程
を用いて形成できる新規な電荷検出装置を提供せ
んとするものであつて以下第３図を用いて詳述す
る。
上記の能動MOST、負荷MOSTのしきい値電圧
を調整することにより上記の電圧シフト量が増大
しないようにして、しかも埋込みチヤンネル
CCDと同一の半導体基板板上に同一の製造工程
を用いて形成できる新規な電荷検出装置を提供せ
んとするものであつて以下第３図を用いて詳述す
る。
第３図ａ，ｂ，ｃは本発明に係る電荷検出装置
の製造工程を示すものであつて、以下該工程を順
に述べて行く。
の製造工程を示すものであつて、以下該工程を順
に述べて行く。
まず、たとえばＰ型半導体基板１の所定領域
に、埋込みチヤンネルCCD、ならびにその出力
端子たる浮遊拡散層をソース拡散層と共用するリ
セツト用MOSTの両者が形成されるべき第１の
活性領域Ａと、ソースフオロワ回路を構成する能
動MOSTQAと負荷MOSTQLの両者が形成される
べき第２の活性領域Ｂとを画定するための絶縁層
２を、いわゆるLOCOS法により形成する。
に、埋込みチヤンネルCCD、ならびにその出力
端子たる浮遊拡散層をソース拡散層と共用するリ
セツト用MOSTの両者が形成されるべき第１の
活性領域Ａと、ソースフオロワ回路を構成する能
動MOSTQAと負荷MOSTQLの両者が形成される
べき第２の活性領域Ｂとを画定するための絶縁層
２を、いわゆるLOCOS法により形成する。
しかる後、たとえば燐（Ｐ）イオンをたとえば
1.2×1012cm-2のドーズ量ならびに90Kevのエネル
ギーで矢印イのごとく注入して上記表面に基板１
と逆導電型つまりｎ型の層４を第３図ａに示すご
とく形成する。
1.2×1012cm-2のドーズ量ならびに90Kevのエネル
ギーで矢印イのごとく注入して上記表面に基板１
と逆導電型つまりｎ型の層４を第３図ａに示すご
とく形成する。
次に該基板１の表面にたとえば1200Åの厚さの
絶縁膜５を第３図ｂに示すごとく形成した後、
CVD法等により、その上面にポリシリコン層を
堆積しパターニングを行なつて同図中に６として
示した第１層ポリシリコンゲート電極を形成す
る。続いて該ポリシリコンゲート電極６をマスク
として矢印ロで示したように硼素(B)イオンをたと
えば８×1011cm-2のドーズ量、90Kevのエネルギ
ーで注入すれば先に形成されたｎ型層（埋込み
層）の一部は補償され、活性領域Ａ中ではCCD
内の電荷案内領域７、ならびにリセツト用
MOSTのゲート直下の半導体領域７′が形成さ
れ、活性領域Ｂ中では能動ならびに負荷用の各
MOSTの各ゲート直下の半導体領域７″が形成さ
れる。なお上記のリセツト用能動用ならびに負荷
用の各MOSTのゲート直下の半導体領域７′，
７″はCCD内の埋込み層中に規則的に配設された
案内領域７と同一でn-型である。
絶縁膜５を第３図ｂに示すごとく形成した後、
CVD法等により、その上面にポリシリコン層を
堆積しパターニングを行なつて同図中に６として
示した第１層ポリシリコンゲート電極を形成す
る。続いて該ポリシリコンゲート電極６をマスク
として矢印ロで示したように硼素(B)イオンをたと
えば８×1011cm-2のドーズ量、90Kevのエネルギ
ーで注入すれば先に形成されたｎ型層（埋込み
層）の一部は補償され、活性領域Ａ中ではCCD
内の電荷案内領域７、ならびにリセツト用
MOSTのゲート直下の半導体領域７′が形成さ
れ、活性領域Ｂ中では能動ならびに負荷用の各
MOSTの各ゲート直下の半導体領域７″が形成さ
れる。なお上記のリセツト用能動用ならびに負荷
用の各MOSTのゲート直下の半導体領域７′，
７″はCCD内の埋込み層中に規則的に配設された
案内領域７と同一でn-型である。
次に同図ｃに示したごとく先に形成されたポリ
シリコンゲート電極６の上面を酸化することによ
り絶縁膜８を形成して表面絶縁を行い、第２層ポ
リシリコンゲート電極９を形成する。しかして
後、自己整合拡散法により、活性領域Ａ中ではリ
セツト用MOSTのソースおよびドレインとなり、
活性領域Ｂ中では能動MOSTおよび負荷MOST
のソースおよびドレインとなるn+拡散層１０が
形成されるように燐（Ｐ）を基板１中に拡散す
る。
シリコンゲート電極６の上面を酸化することによ
り絶縁膜８を形成して表面絶縁を行い、第２層ポ
リシリコンゲート電極９を形成する。しかして
後、自己整合拡散法により、活性領域Ａ中ではリ
セツト用MOSTのソースおよびドレインとなり、
活性領域Ｂ中では能動MOSTおよび負荷MOST
のソースおよびドレインとなるn+拡散層１０が
形成されるように燐（Ｐ）を基板１中に拡散す
る。
この後、上記第２層ポリシリコンゲート電極上
面を酸化絶縁してパツシベーシヨンを施すことに
より絶縁膜１１を形成し、該絶縁膜１１ならびに
前記絶縁膜８の上部、および拡散層１０上面の絶
縁膜５に対してコンタクト穴を設け、アルミニウ
ム（Al）を蒸着の後パターニングして配線を終
了する。かくすれば、第３図ａの工程でＰの注入
により形成されたｎ層は上記諸工程の進行と共に
その拡がりをまし、最終的にはたとえば1.5μｍの
深さを有する結果となる一方、同図ｂの工程でＢ
の注入により形成されたＰ層は1μｍに止まり、
ここに活性領域Ａ中に電荷案内領域としての半導
体層７と電荷蓄積領域としての半導体層とを有す
る埋込みチヤンネルCCDと、ゲート直下に該電
荷案内領域と同一の半導体層７′を備えたリセツ
ト用MOSTが完成すると同時に活性領域Ｂ中に
はゲート直下にやはり電荷案内領域と同一の半導
体層７″を有する能動ならびに負荷MOSTとが形
成される。
面を酸化絶縁してパツシベーシヨンを施すことに
より絶縁膜１１を形成し、該絶縁膜１１ならびに
前記絶縁膜８の上部、および拡散層１０上面の絶
縁膜５に対してコンタクト穴を設け、アルミニウ
ム（Al）を蒸着の後パターニングして配線を終
了する。かくすれば、第３図ａの工程でＰの注入
により形成されたｎ層は上記諸工程の進行と共に
その拡がりをまし、最終的にはたとえば1.5μｍの
深さを有する結果となる一方、同図ｂの工程でＢ
の注入により形成されたＰ層は1μｍに止まり、
ここに活性領域Ａ中に電荷案内領域としての半導
体層７と電荷蓄積領域としての半導体層とを有す
る埋込みチヤンネルCCDと、ゲート直下に該電
荷案内領域と同一の半導体層７′を備えたリセツ
ト用MOSTが完成すると同時に活性領域Ｂ中に
はゲート直下にやはり電荷案内領域と同一の半導
体層７″を有する能動ならびに負荷MOSTとが形
成される。
ここで能動ならびに負荷用MOSTとリセツト
MOSTのゲート直下は前記ＰとＢとの両不純物
の注入の結果補償されてn-型となつており、特
に能動MOSTのしきい値電圧Vthの値としては、
5V程度の負の値を呈する結果となる。
MOSTのゲート直下は前記ＰとＢとの両不純物
の注入の結果補償されてn-型となつており、特
に能動MOSTのしきい値電圧Vthの値としては、
5V程度の負の値を呈する結果となる。
このように能動MOSTQAのゲート直下に負荷
用MOSTQLと同称に、CCD部の電荷案内領域と
同一の不純物ドープ層を形成してやれば、上記の
能動ならびに負荷用の両MOSTのしきい値電圧
は前記のごとく−5V程度となりその結果、前記
した（VGG−VDS）2曲線は定常状態において第２図
中に示した曲線トとなり過渡的状態においては曲
線チとなつて前記の電圧シフト量は大きくならず
にすむ。しかも両曲線ト，チ間の動作点の移動範
緯ｅ〜ｆ〜ｇ〜ｈ〜ｅから判るように、ｆ〜ｇ間
ならびにｈ〜ｅ間の傾斜は急峻であり、これか
ら、該検出回路の応答速は大となることがわか
る。
用MOSTQLと同称に、CCD部の電荷案内領域と
同一の不純物ドープ層を形成してやれば、上記の
能動ならびに負荷用の両MOSTのしきい値電圧
は前記のごとく−5V程度となりその結果、前記
した（VGG−VDS）2曲線は定常状態において第２図
中に示した曲線トとなり過渡的状態においては曲
線チとなつて前記の電圧シフト量は大きくならず
にすむ。しかも両曲線ト，チ間の動作点の移動範
緯ｅ〜ｆ〜ｇ〜ｈ〜ｅから判るように、ｆ〜ｇ間
ならびにｈ〜ｅ間の傾斜は急峻であり、これか
ら、該検出回路の応答速は大となることがわか
る。
以上に述べた本発明に係る電荷検出装置によれ
ば埋込みチヤンネルCCD部と電荷検出部を同一
工程で作製できるばかりでなく、該CCDと一体
化されるソースフオロワ構成の電荷検出回路を形
成する負荷用ならびに能動用の両MOSTのしき
い値電圧をたとえば−5V程度となし得、したが
つて前記したような理由から電圧シフト量を大き
くすることなく上記の検出回路たるソースフオロ
ワ回路の応動速度を高めることができるので、実
用上多大の効果が期待できる。
ば埋込みチヤンネルCCD部と電荷検出部を同一
工程で作製できるばかりでなく、該CCDと一体
化されるソースフオロワ構成の電荷検出回路を形
成する負荷用ならびに能動用の両MOSTのしき
い値電圧をたとえば−5V程度となし得、したが
つて前記したような理由から電圧シフト量を大き
くすることなく上記の検出回路たるソースフオロ
ワ回路の応動速度を高めることができるので、実
用上多大の効果が期待できる。
第１図は通常CCDの電荷検出に用いられるソ
ースフオロワ構成の検出回路を示した図であり、
第２図は上記ソースフオロワの検出回路を構成す
る能動MOSTならびに負荷用MOSTの動作点を
示す図である。さらに第３図ａ，ｂ，ｃは本発明
に係る電荷検出装置を埋込みチヤンネル型CCD
と一体化しかつ同一工程を用いて一挙に作製する
ための工程図を示したものである。 １：半導体基板、２：活性領域画定用の絶縁
層、５：基板表面を覆う絶縁膜、６，９：ポリシ
リコンゲート電極、７：電荷案内領域、８，１
１：ポリシリコンゲート表面の絶縁膜、Ａ，Ｂ：
活性領域、QR：リセツト用MOST、QA：ソース
フオロワ回路を構成する能動MOST、QL：ソー
スフオロワ回路を構成する負荷MOST、ID：能動
MOSTのドレイン電流、IL：負荷MOSTのドレ
イン電流、Ｄ：CCDの浮遊拡散層、CL：容量性
負荷、IL1：負荷MOSTの低い電流値、IL2：負荷
MOSTの高い電流値。
ースフオロワ構成の検出回路を示した図であり、
第２図は上記ソースフオロワの検出回路を構成す
る能動MOSTならびに負荷用MOSTの動作点を
示す図である。さらに第３図ａ，ｂ，ｃは本発明
に係る電荷検出装置を埋込みチヤンネル型CCD
と一体化しかつ同一工程を用いて一挙に作製する
ための工程図を示したものである。 １：半導体基板、２：活性領域画定用の絶縁
層、５：基板表面を覆う絶縁膜、６，９：ポリシ
リコンゲート電極、７：電荷案内領域、８，１
１：ポリシリコンゲート表面の絶縁膜、Ａ，Ｂ：
活性領域、QR：リセツト用MOST、QA：ソース
フオロワ回路を構成する能動MOST、QL：ソー
スフオロワ回路を構成する負荷MOST、ID：能動
MOSTのドレイン電流、IL：負荷MOSTのドレ
イン電流、Ｄ：CCDの浮遊拡散層、CL：容量性
負荷、IL1：負荷MOSTの低い電流値、IL2：負荷
MOSTの高い電流値。
Claims (1)
- 【特許請求の範囲】 １ 埋込み層４中に規則的に形成された電荷案内
領域７を有する埋込みチヤンネルCCDの出力電
極に接続され、かつ該CCDと同一半導体基板上
に形成されたソースフオロワ構成の電荷検出回路
を有する電荷検出装置において、 前記電荷検出回路に含まれる能動用絶縁ゲート
型電界効果トランジスタQAと負荷用絶縁ゲート
型電界効果トランジスタQLの各ゲート電極９直
下に、上記の半導体基板上の埋込み層中の電荷案
内領域と同時に形成した不純物ドープ層７″を有
することを特徴とする電荷検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8841880A JPS5713764A (en) | 1980-06-27 | 1980-06-27 | Charge detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8841880A JPS5713764A (en) | 1980-06-27 | 1980-06-27 | Charge detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5713764A JPS5713764A (en) | 1982-01-23 |
| JPH0352218B2 true JPH0352218B2 (ja) | 1991-08-09 |
Family
ID=13942233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8841880A Granted JPS5713764A (en) | 1980-06-27 | 1980-06-27 | Charge detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5713764A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58128767A (ja) * | 1982-01-28 | 1983-08-01 | Toshiba Corp | 電荷転送装置の製造方法 |
| JPS5994870A (ja) * | 1982-11-22 | 1984-05-31 | Nec Corp | 電荷転送素子 |
| JPS61131854U (ja) * | 1985-02-06 | 1986-08-18 | ||
| JP2535888B2 (ja) * | 1987-03-19 | 1996-09-18 | ソニー株式会社 | 固体撮像装置 |
| JPH03245504A (ja) * | 1990-02-23 | 1991-11-01 | Sumitomo Heavy Ind Ltd | 臨界磁場測定装置用磁石 |
| JPH05315587A (ja) * | 1992-04-02 | 1993-11-26 | Nec Corp | 半導体装置 |
| JPH0786568A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 電荷転送装置 |
| JPH07122733A (ja) * | 1993-10-21 | 1995-05-12 | Nec Corp | 電荷転送装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632764A (en) * | 1979-08-27 | 1981-04-02 | Nec Corp | Charge coupled device |
| JPS56169365A (en) * | 1980-05-30 | 1981-12-26 | Fujitsu Ltd | Charge detector |
-
1980
- 1980-06-27 JP JP8841880A patent/JPS5713764A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5713764A (en) | 1982-01-23 |
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