JPH0352792U - - Google Patents
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- Publication number
- JPH0352792U JPH0352792U JP11503689U JP11503689U JPH0352792U JP H0352792 U JPH0352792 U JP H0352792U JP 11503689 U JP11503689 U JP 11503689U JP 11503689 U JP11503689 U JP 11503689U JP H0352792 U JPH0352792 U JP H0352792U
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- Japan
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- address
- code
- register
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- read
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- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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- Digital Computer Display Output (AREA)
Description
第１図は本考案の一実施例のブロツク図、第２
図及び第３図は第１図におけるパターン格納メモ
リの説明図、第４図ａ，ｂはメモリ領域の文字パ
ターンの格納方法を表す図である。
１……ＣＰＵ、２……データバス、３……コー
ドレジスタ、４……コードコンバータ、５……ア
ドレス加算器、６……アトリビユートレジスタ、
７……パターン格納メモリ、８……アドレスバス
。
Fig. 1 is a block diagram of an embodiment of the present invention;
3 and 3 are explanatory diagrams of the pattern storage memory in FIG. 1, and FIGS. 4a and 4b are diagrams showing a method of storing character patterns in the memory area. 1... CPU, 2... Data bus, 3... Code register, 4... Code converter, 5... Address adder, 6... Attribute register,
7...Pattern storage memory, 8...Address bus.
Claims (1)
各項目毎に連続したアドレスになるように配列さ
れて格納されたメモリと、 読み出したいキヤラクタコードを指定するコー
ドレジスタと、 該コードレジスタから読み出されるキヤラクタ
コードを文字パターンが格納されている前記メモ
リのアドレスに変換すると共にドツト構成を含む
属性データに変換するコードコンバータと、 該コードコンバータから出力される属性データ
をラツチするアトリビユートレジスタと、 該アトリビユートレジスタから出力される属性
データに基づいてＣＰＵから出力されるアドレス
と前記コードコンバータから出力されるアドレス
を加算して前記メモリの読み出しアドレスを生成
するアドレス加算器、 とで構成されたことを特徴とするデイスプレイ制
御装置。[Claims for Utility Model Registration] A memory in which character patterns of multiple items with different dot configurations are arranged and stored so that each item has a consecutive address; a code register for specifying a character code to be read; a code converter that converts a character code read from the code register into an address in the memory storing a character pattern and converts it into attribute data including a dot configuration; and a code converter that latches the attribute data output from the code converter. an attribute register; and an address adder that adds an address output from the CPU and an address output from the code converter based on the attribute data output from the attribute register to generate a read address for the memory. , A display control device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11503689U JPH082712Y2 (en) | 1989-09-29 | 1989-09-29 | Display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11503689U JPH082712Y2 (en) | 1989-09-29 | 1989-09-29 | Display controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352792U true JPH0352792U (en) | 1991-05-22 |
| JPH082712Y2 JPH082712Y2 (en) | 1996-01-29 |
Family
ID=31663382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11503689U Expired - Lifetime JPH082712Y2 (en) | 1989-09-29 | 1989-09-29 | Display controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082712Y2 (en) |
-
1989
- 1989-09-29 JP JP11503689U patent/JPH082712Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH082712Y2 (en) | 1996-01-29 |