JPH0353616A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0353616A JPH0353616A JP1189104A JP18910489A JPH0353616A JP H0353616 A JPH0353616 A JP H0353616A JP 1189104 A JP1189104 A JP 1189104A JP 18910489 A JP18910489 A JP 18910489A JP H0353616 A JPH0353616 A JP H0353616A
- Authority
- JP
- Japan
- Prior art keywords
- level
- dynamic signal
- precharged
- signal lines
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数本のダイナミック信号線を並行して配設し
、前記複数本のダイナミック信号線をプリチャージした
後、その論理レベルを変えて信号を伝達する半導体集積
回路に関する。
、前記複数本のダイナミック信号線をプリチャージした
後、その論理レベルを変えて信号を伝達する半導体集積
回路に関する。
第３図はこの種の半導体集積回路の従来例を示す回路図
である。
である。
半導体基板上にダイナミック信号線１６．１７．１８が
並行に配置され、それぞれの一端は出力端子１３．１４
．１５に接続されている。Ｐ型ＨＯＳＦＥＴ４，５．６
はソースが電８！１に、ドレインがダイナミック信目線
１６．１７．１８の他端にそれぞれ接続され、ゲートが
クロック入力端子３に接続されている。Ｎ型ＨＯＳＦＥ
Ｔ７ ． ８ ． ９はソースが接地電位に、ドレイン
がダイナミック信号線１６，１７．１８の他端にそれぞ
れ接続され、ゲートが入力端子１０．１１．１２．にそ
れぞれ接続されている。クロック入力端子３に論理レベ
ルロウ（以降、１−レベルと記す）の電位が印加される
と、Ｐ型ＨＯＳＦＥＴ４． ５． ６はすべて導通状態
になり、ダイナミック信号線１６．１７．１８は論理レ
ベルハイ（以降、口レベルと記す）にプリチャージされ
る。この時入力端子１０．１１．１２にはしレベルの電
位を印加させておく。次に、クロック入力端子３に口レ
ペルの電位を印加すると、Ｐ型ＨＯＳＦＥＴ４． ５．
６は非導通状態となり、同時に任意の又はすべての入
力他端１０．１１．１２に口レベルの電位を印加せると
、Ｈレベルの電位を印加されたＮ型ＨＯＳＦＥＴ７．
８． ９は導通状態になり、ダイナミック信号線をＬレ
ベルにデイスチャージさせ、信号を出力端子１３．１４
．１５へ伝達させるようになっていた。
並行に配置され、それぞれの一端は出力端子１３．１４
．１５に接続されている。Ｐ型ＨＯＳＦＥＴ４，５．６
はソースが電８！１に、ドレインがダイナミック信目線
１６．１７．１８の他端にそれぞれ接続され、ゲートが
クロック入力端子３に接続されている。Ｎ型ＨＯＳＦＥ
Ｔ７ ． ８ ． ９はソースが接地電位に、ドレイン
がダイナミック信号線１６，１７．１８の他端にそれぞ
れ接続され、ゲートが入力端子１０．１１．１２．にそ
れぞれ接続されている。クロック入力端子３に論理レベ
ルロウ（以降、１−レベルと記す）の電位が印加される
と、Ｐ型ＨＯＳＦＥＴ４． ５． ６はすべて導通状態
になり、ダイナミック信号線１６．１７．１８は論理レ
ベルハイ（以降、口レベルと記す）にプリチャージされ
る。この時入力端子１０．１１．１２にはしレベルの電
位を印加させておく。次に、クロック入力端子３に口レ
ペルの電位を印加すると、Ｐ型ＨＯＳＦＥＴ４． ５．
６は非導通状態となり、同時に任意の又はすべての入
力他端１０．１１．１２に口レベルの電位を印加せると
、Ｈレベルの電位を印加されたＮ型ＨＯＳＦＥＴ７．
８． ９は導通状態になり、ダイナミック信号線をＬレ
ベルにデイスチャージさせ、信号を出力端子１３．１４
．１５へ伝達させるようになっていた。
（発明が解決しようとする課題）
上述した従来の半導体集積回路は、ダイナミック信号線
１６．１７またはダイナ主ツク信号線１７．１８間に配
線間容１ｋ２０があり、ダイナミック信号線１６，１７
．１８が長く、またダイナミック信号線１６．１７．１
８の＠隔が狭いほど配ｍ間容１２０は大きくなる。この
ため、クロツク入力端子３がＬレベルＨレベルに変化し
たと同時に、例えば、入力端子１０．１２のみにＨレベ
ルを印加させた場合、Ｎ型ＨＯＳＦＥＴ７． ８が導通
状態となり、ダイナミック信号１ｉ１１６．１８がＬレ
ベルになる。この時配線間容１１２０によってダイナミ
ック信号線１７がダイナミック信号線１６．１８のＬレ
ベルにひかれダイナミック信号線１７の信号が出力端子
１４に誤まって伝達されるという欠点がある。
１６．１７またはダイナ主ツク信号線１７．１８間に配
線間容１ｋ２０があり、ダイナミック信号線１６，１７
．１８が長く、またダイナミック信号線１６．１７．１
８の＠隔が狭いほど配ｍ間容１２０は大きくなる。この
ため、クロツク入力端子３がＬレベルＨレベルに変化し
たと同時に、例えば、入力端子１０．１２のみにＨレベ
ルを印加させた場合、Ｎ型ＨＯＳＦＥＴ７． ８が導通
状態となり、ダイナミック信号１ｉ１１６．１８がＬレ
ベルになる。この時配線間容１１２０によってダイナミ
ック信号線１７がダイナミック信号線１６．１８のＬレ
ベルにひかれダイナミック信号線１７の信号が出力端子
１４に誤まって伝達されるという欠点がある。
本発明は上記の欠点に鑑み、配線間容ｆｆｌ２０の彰警
を受けても誤動作しない半導体集積回路を提供すること
を目的とする。
を受けても誤動作しない半導体集積回路を提供すること
を目的とする。
本発明の半導体集積回路は、複数本のダイナミック信号
線を交互に論理レベルハイ、論理レベルロウにプリチャ
ージする設定手段を有する。
線を交互に論理レベルハイ、論理レベルロウにプリチャ
ージする設定手段を有する。
（作用）
設定手段が複数本のダイナミック信号線を交互に論理レ
ベルハイ、論理レベルロウにプリチャージする。
ベルハイ、論理レベルロウにプリチャージする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体集積回路の第１の実施例を示す
回路図である。
回路図である。
本実施例は、第３図の従来例のＰ型ＭＯＳトランジスタ
５のゲートをク０ツク入力端子３から切り離し入力端子
１１に接続し、Ｎ型ＭＯＳトランジスタ８のゲートを入
力端子１１から切り離し、インバータ１９を介してクロ
ック入力端子３に接続したものである。
５のゲートをク０ツク入力端子３から切り離し入力端子
１１に接続し、Ｎ型ＭＯＳトランジスタ８のゲートを入
力端子１１から切り離し、インバータ１９を介してクロ
ック入力端子３に接続したものである。
次に本実施例の動作について説明する。
クロツク入力端子３にＬレベルの電位が印字されると、
インバータ１９によってＮ型ＨＯＳＦＥＴ８のゲートに
はＨレベルが印加され、Ｎ型ＨＯＳＦＥＴ８とＰ型ＨＯ
ＳＦＥＴ４． ６が導通状態になり、ダイナミック信号
１ｉ１１６．１８はＨレベルに、ダイナミック信号１１
７はＬレベルにプリチャージされる。このとき入力端子
１０．１２にはＬレベル、入力端子１１にはＨレベルの
電位を印加させておく。
インバータ１９によってＮ型ＨＯＳＦＥＴ８のゲートに
はＨレベルが印加され、Ｎ型ＨＯＳＦＥＴ８とＰ型ＨＯ
ＳＦＥＴ４． ６が導通状態になり、ダイナミック信号
１ｉ１１６．１８はＨレベルに、ダイナミック信号１１
７はＬレベルにプリチャージされる。このとき入力端子
１０．１２にはＬレベル、入力端子１１にはＨレベルの
電位を印加させておく。
次にクＯツク入力端子３がＨレベルになると、Ｐ型ＨＯ
ＳＦＥＴ４． ６とＮ型ＨＯＳＦＥ丁８が非導通状態に
なり、同時に入力端子１０．１２にＨレベルの電位が印
字される。
ＳＦＥＴ４． ６とＮ型ＨＯＳＦＥ丁８が非導通状態に
なり、同時に入力端子１０．１２にＨレベルの電位が印
字される。
ダイナミック信号線１７はＬレベルにあり、入力端子１
０．１２にＨレベルの電位が印加されると、ダイナミッ
ク信号＄１１１６．１８の電位は１１レベルから１−レ
ベルへ変化する。また同時に配Ｉｌ間容１２０よにり、
ダイナミック信号１ｉ１１７はＬレベルよりさらに低電
位に下がるが、論理の誤動作をおこすことはない。次に
、入力端子１１にＬレベルの電位が印加される場合につ
いて説明する。
０．１２にＨレベルの電位が印加されると、ダイナミッ
ク信号＄１１１６．１８の電位は１１レベルから１−レ
ベルへ変化する。また同時に配Ｉｌ間容１２０よにり、
ダイナミック信号１ｉ１１７はＬレベルよりさらに低電
位に下がるが、論理の誤動作をおこすことはない。次に
、入力端子１１にＬレベルの電位が印加される場合につ
いて説明する。
ダイナミック信号Ｉｉ１１６はＨレベル、ダイナミック
信号線１７はＬレベル、Ｐ型ＨＯＳＦＥＴ４． ６とＮ
型ＨＯＳＦＥＴ８が非導通状態にあり、入力端子１１に
１−レベルの電位を印加させると、ダイナミック信号［
１１７はＬレベルから口レベルへ電位が変化する。また
同時に配線間容盪２０により、ダイナミック信号線１６
．１８はＨレベルよりも高電位に上昇するが、論理の誤
動作をまねくことはない。
信号線１７はＬレベル、Ｐ型ＨＯＳＦＥＴ４． ６とＮ
型ＨＯＳＦＥＴ８が非導通状態にあり、入力端子１１に
１−レベルの電位を印加させると、ダイナミック信号［
１１７はＬレベルから口レベルへ電位が変化する。また
同時に配線間容盪２０により、ダイナミック信号線１６
．１８はＨレベルよりも高電位に上昇するが、論理の誤
動作をまねくことはない。
第２図は本発明の第２の実施例を示す回路図である。
本実施例は、Ｎ型ＭＯＳトランジスタ７，８．９のみで
構威され、２木のダイナミック信号ライン１６．１７を
駆動する。
構威され、２木のダイナミック信号ライン１６．１７を
駆動する。
クＯツク入力端子３に日レベルの電位が印加されると、
ダイナミック信号１ｌＡ１６はＨレベルに、ダイナミッ
ク信号！！Ｊ１７は１．レベルにプリチャージされる。
ダイナミック信号１ｌＡ１６はＨレベルに、ダイナミッ
ク信号！！Ｊ１７は１．レベルにプリチャージされる。
この時、入力端子１０，１１．にはＬレベルの電位を印
加させておく。次にクロツク入力端子３にＬレベルの電
位を印加させると同時に、入力端子１０または入力端子
１１若しくは両方にＨレベルの電位を印加させ信号を出
力端子伝達させる。その他の動作は第１の実施例１と同
じなので説明は省略する。
加させておく。次にクロツク入力端子３にＬレベルの電
位を印加させると同時に、入力端子１０または入力端子
１１若しくは両方にＨレベルの電位を印加させ信号を出
力端子伝達させる。その他の動作は第１の実施例１と同
じなので説明は省略する。
以上説明したように本発明は、論理レベルハイにブリヂ
ャージするダイナミック信号線と論理レベルロウにプリ
チャージするダイナミック信号線とを交互に配置させる
ことにより、半導体集稙回路が配線間容量の影響を受け
ても誤動作しないようにすることができる効果がある。
ャージするダイナミック信号線と論理レベルロウにプリ
チャージするダイナミック信号線とを交互に配置させる
ことにより、半導体集稙回路が配線間容量の影響を受け
ても誤動作しないようにすることができる効果がある。
第１図は本発明の半導体集積回路の第１の実施例を示す
回路図、第２図は本発明の第２の実施例を示す回路図、
第３図は従来例を示す回路図である。 １・・・電源、２・・・接地、３・・・クロック入力端
子、４．５．７・・・Ｐ型ＭＯＳトランジスタ、７．８
．９・・・Ｎ型ＭＯＳトランジスタ、１０．１１．１２
・・・入力端子、１３．１４．１５・・・出力端子、１
６．１７．１８・・・ダイナミック信号線、１９・・・
インバータ回路、２０・・・配線間容量。 特許出關人 臼木電気株式会祉
回路図、第２図は本発明の第２の実施例を示す回路図、
第３図は従来例を示す回路図である。 １・・・電源、２・・・接地、３・・・クロック入力端
子、４．５．７・・・Ｐ型ＭＯＳトランジスタ、７．８
．９・・・Ｎ型ＭＯＳトランジスタ、１０．１１．１２
・・・入力端子、１３．１４．１５・・・出力端子、１
６．１７．１８・・・ダイナミック信号線、１９・・・
インバータ回路、２０・・・配線間容量。 特許出關人 臼木電気株式会祉
Claims (1)
- 【特許請求の範囲】 １、複数本のダイナミック信号線を並行して配設し、前
記複数本のダイナミック信号線をプリチャージした後、
その論理レベルを変えて信号を伝達する半導体集積回路
において、 前記複数本のダイナミック信号線を交互に論理レベルハ
イ、論理レベルロウにプリチャージする設定手段を有す
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189104A JP2937349B2 (ja) | 1989-07-20 | 1989-07-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189104A JP2937349B2 (ja) | 1989-07-20 | 1989-07-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353616A true JPH0353616A (ja) | 1991-03-07 |
| JP2937349B2 JP2937349B2 (ja) | 1999-08-23 |
Family
ID=16235429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189104A Expired - Lifetime JP2937349B2 (ja) | 1989-07-20 | 1989-07-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937349B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056677A (ja) * | 1991-06-28 | 1993-01-14 | Hitachi Ltd | 半導体記憶装置及び半導体集積回路装置 |
| WO1997020272A1 (en) * | 1995-11-27 | 1997-06-05 | Advanced Micro Devices, Inc. | Apparatus and method for precharging bus conductors to minimize both drive delay and crosstalk within the bus |
-
1989
- 1989-07-20 JP JP1189104A patent/JP2937349B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056677A (ja) * | 1991-06-28 | 1993-01-14 | Hitachi Ltd | 半導体記憶装置及び半導体集積回路装置 |
| WO1997020272A1 (en) * | 1995-11-27 | 1997-06-05 | Advanced Micro Devices, Inc. | Apparatus and method for precharging bus conductors to minimize both drive delay and crosstalk within the bus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2937349B2 (ja) | 1999-08-23 |
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