JPH0354487B2

JPH0354487B2 -

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Publication number: JPH0354487B2
Application number: JP57097415A
Authority: JP
Priority date: 1982-06-07
Filing date: 1982-06-07
Publication date: 1991-08-20
Also published as: JPS58215123A; US4553100A

Description

【発明の詳細な説明】この発明は例えば半導体集積回路を試験するた
めに用いられ、基準タイミングに対し位相の異な
る各種のタイミングを発生するようにした多相タ
イミング発生装置に関する。

従来のこの種のタイミング発生装置としては、
各チヤネルごとにカウンタを設け、このカウンタ
を基準タイミングでリセツトし、これらカウンタ
にて共通のクロツクを計数すると共にチヤネルご
とに発生すべきタイミングに対応した値をレジス
タに設定し、その設定値と対応チヤネルのカウン
タの計数値とを比較し、両者が一致したときにそ
のチヤネルのタイミングを発生させるものがあ
る。このようなものにおいてはチヤネル数が多く
なると、それぞれにカウンタ、発生タイミング設
定レジスタ、比較器を必要とするため、全体の構
成素子数が非常に多くなる欠点があつた。

この発明の目的は比較的簡単に多数のチヤネル
について所望の位相のタイミングを発生すること
ができる多相タイミング発生装置を提供すること
にある。

次にこの発明の実施例の説明に先立ち、メモリ
を用いた多相タイミング発生装置を説明しよう。
第１図に示すようにＫビツトのカウンタ１１が設
けられ、カウンタ１１は端子１２からの基準タイ
ミングTpによつてプリセツトされ、例えばゼロ
にセツトされるとともに端子１３よりのクロツク
Tcを計数する。またマークメモリ１４が設けら
れる。マークメモリ１４はカウンタ１１の計数内
容によつてアクセスされる。従つてＫビツトカウ
ンタに対し、マークメモリ１４は１乃至2^Kのアド
レスを持つており、各アドレスにおけるビツト
数、つまり各ワードの構成ビツト数は必要とする
チヤネル数ｎとされている。各アドレスが読出さ
れるごとにｎビツトがそれぞれ出力端子１₁〜１
ｎにそれぞれ読出される。つまりチヤネルCH₁〜
CHnのそれぞれに対し、各アドレスについて１
ビツトの記憶容量をもち、１乃至2^Kのアドレスの
マークメモリM₁乃至Mnが設けられていることに
なる。これらのマークメモリM₁〜Mnがカウンタ
１１の計数値によつて共通にアクセスされる。

このマークメモリM₁〜Mnには各チヤネルごと
に発生すべきタイミングに対応したアドレスにマ
ーク“１”が記憶されている。例えば第２図Ａに
示すように端子１２よりの基準タイミングTpが
カウンタ１１に与えられると、これより端子１３
から入力される第２図Ｂに示すクロツクTcによ
りカウンタ１１が順次歩進する。このクロツク
Tcは例えば10ナノ秒の周期とされる。第１チヤ
ネルCH₁に発生すべきタイミングが基準タイミン
グTpに対して70ナノ秒遅れている場合において
はマークメモリM₁の７番目のアドレス７にマー
ク“１”が書込まれている。従つてカウンタ１１
が歩進すると共にその計数値が７になるとマーク
メモリM₁から第７図Ｃに示すようにマークが読
出され、これが出力端子１₁に発生タイミングと
して出力される。

なお第２チヤネルCH₂のマークメモリM₂には
３番地にマーク“１”が記憶されており、従つて
第２図Ｄに示すように基準タイミングTpより３
番目のクロツクが発生した時に出力端子１₂にタ
イミング出力が発生する。つまり基準タイミング
Tpに対してこの例によつては30ナノ秒遅れたタ
イミングが得られる。このようにこの例において
はカウンタ１１とマークメモリ１４との二つの素
子でｎ相のタイミングを発生することができる。
各発生タイミングを変更するには対応するチヤネ
ルのマークメモリにおけるマーク１の記憶アドレ
スを変更すればよく、これは簡単に行うことがで
きる。

一般にメモリをアクセスして読出し出力が得ら
れるまでの時間はメモリセルなどによつて多少バ
ラツキが生じる。従つて例えば第３図に第１図と
対応する部分に同一符号を付けて示すように、マ
ークメモリM₁乃至Mnの出力側にANDゲートA₁
乃至Anを挿入し、また端子１２及び１３よりの
基準タイミング及びクロツクをORゲート１５を
通じ、更に遅延回路１６を通じてANDゲートA₁
乃至Anに共通に与える。この遅延回路１６の遅
延量を調整して、例えば第２図Ｅに示すようにマ
ークメモリ１４がアクセスされて得られた出力の
中心の平均的な位置に、遅延回路１６の出力パル
スが得られるようにする。このようにして各メモ
リセルのアクセスに対する出力のバラツキに基づ
く変動がなく、設定したタイミングに正しく一致
した出力を得ることができる。

更に半導体集積回路の試験装置においては、同
一チヤネルについて基準タイミングに対する遅延
量を変えて出力しなければならないことがある。
この場合、この発明においては例えば第４図に示
すように端子１７よりタイミングセツトデータ
Tsがアドレスとしてマークメモリ１４に与えら
れる。マークメモリ１４₁乃至１４₄のように複数
個設けられ、タイミングセツトデータTsはマー
クメモリ１４の上位ビツトを構成し、このタイミ
ングセツトデータTsによつてマークメモリの１
４₁乃至１４₄の何れの領域を読出すかが決定され
る。これら各領域１４乃至１４₄にはその各チヤ
ネルごとに基準タイミングに対して読出されるべ
き位置に対応してマークが記憶されており、従つ
て各基準タイミングごとに端子１７のタイミング
セツトデータを切替えることによつて実時間でそ
の一つのチヤネルについての発生タイミングを変
更することができる。

例えば第５図Ａに示すように基準タイミング
Tpに対して端子１７に与えるタイミングセツト
データTsは第５図Ｂに示すように各基準タイミ
ングTp₁，Tp₂，Tp₃…ごとにこの例においては
１、２、３、…と変化し、これにより読出される
べき領域１４₁，１４₂，１４₃が順次指定されて
最初の基準タイミングTp₁においては領域１４₁
が読出されて、例えばチヤネルCH₁について見れ
ば第５図Ｃに示すように基準タイミングTp₁に対
しT₁だけ遅れたタイミングを発生し、次の基準
タイミングTp₂においては領域１４₂がタイミン
グセツトデータTsとによつて指定され、この場
合においてはチヤネルCH₁は基準タイミングTp₂
に対してT₂だけ遅れてタイミングを発生する。
更に次の基準タイミングTp₃においては領域１４
_３が指定されて読出されて基準タイミングTp₃に
対しT₂だけ遅れたタイミングが発生する。なお
このようにタイミングセツトデータTsはマーク
メモリ１４に対する上位アドレスとして与えると
マークメモリへの書き込みの変更が便利である
が、必ずしもそのようにする必要はなく、タイミ
ングセツトデータTsにより指定するアドレスは
下位ビツトでも上位ビツトでも任意に選定でき
る。

このように構成素子数が少なくて各種のタイミ
ングを発生することができるが、その発生するタ
イミングの種類を多くすると例えばクロツクTc
の周期を16ナノ秒とし、最大1.048576ミリ秒の遅
延量を得ることができるようにしようとすると、
65536ワード（番地）のマークメモリが必要とな
る。しかもこのようにクロツクTcが16ナノ秒場
合はマークメモリに対するアクセスタイムは10ナ
ノ秒程度のものを必要とする。このように高速度
に動作し、かつ記憶容量の大きなメモリは高価な
ものとなる。

このように高速度でしかも大容量のメモリを使
用することは好ましくない。そのような点よりこ
の発明ではカウンタ１１を例えば第６図に示すよ
うに順次下位桁より複数桁ずつの計数部１１ａ，
１１ｂ，１１ｃ，１１ｄに分け、これらカウンタ
の計数部に対応してマークメモリ１４ａ，１４
ｂ，１４ｃ，１４ｄを設ける。これらマークメモ
リ１４ａ乃至１４ｄはそれぞれ各チヤネルに対応
して存在し、つまりその各ワードはこの例におい
てはｎビツトとされるが、そのワード数はそれぞ
れ各計数部１１ａ乃至１１ｄのビツト数に対応し
て減少されている。基準タイミングに対する発生
タイミングの遅れ時間に対応してこれらマークメ
モリ１４ａ乃至１４ｄにそれぞれマークが記憶さ
れる。これらマークメモリ１４ａ乃至１４ｄは各
チヤネルごとにその読出し出力がゲート２₁乃至
２ｎによつてそれぞれ論理積がとられて出力端子
１₁乃至１ｎに供給される。

例えばクロツクTcの周期が16ナノ秒で最大必
要とする遅延量が1.048576ミリ秒とする場合はカ
ウンタ１１は16桁（ビツト）必要であり、これら
は４桁（ビツト）ずつに分割され、計数部１１ａ
乃至１１ｄはそれぞれ１６進カウンタであり、こ
れらは継続接続される。この場合、マークメモリ
１４ａ乃至１４ｄは１ワードｎビツトでワード数
は16のメモリでよい。最下位の16進カウンタ、つ
まり計数部１１ａでは256ナノ秒まで計数し、次
の計数部１１ｂでは4096ナノ秒まで、更に次の計
数部１１ｃでは65.536マイクロ秒、最後の計数部
１１ｄで1.048576ミリ秒まで計数する。例えばチ
ヤネルCH₁に対し１ミリ秒の遅延量を得るには１
ミリ秒は先のように最小ビツト、つまりクロツク
Tcの周期を16ナノ秒としたとき、２進数では
1111010000010100となる。これを４桁ごとに分割
した場合いちばん下位桁は0100となり、従つて対
応したマークメモリ１４ａのチヤネルCH₁には４
番号にのみマーク“１”が書き込まれ、次の４桁
は0001であるからマークメモリ１４ｂのチヤネル
CH₁には１番号にのみマーク“１”が書込まれ、
次の４桁は0100であり、マークメモリ１４ｃのチ
ヤネルCH₁には４番地にのみマーク“１”が書き
込まれ、最後の４桁は1111であり、マークメモリ
１４ｄのチヤネルCH₁には15番地にのみマーク
“１”が書き込まれる。従つて端子１２よりの基
準タイミングによつてカウンタ１１がリセツトさ
れると、このカウンタ１１の計数値が
1111010000010100となつたときにマークメモリ１
４ａ乃至１４ｄのチヤネルCH₁の読出し出力がす
べて“１”となつてANDゲート２₁より出力が得
られる。このようにしてチヤネルCH₁に基準タイ
ミングTpに対して１ミリ秒遅れたタイミングが
得られる。

このように第６図に示した構成によれば、マー
クメモリ１４の容量を著しく減少することができ
例えば先に述べたように第１図に示した構成にお
いては65536ワードを必要としたところ、この例
においては64ワードでよい。特に第４図について
説明したようにタイミングセツトデータTsを用
いて読出し領域を切替える場合においては、例え
ば各チヤネルについて16通りの異つた遅延量を実
時間で得る場合においては更に16倍のメモリ容量
が必要となり、著しく容量が増大するが、この第
６図に示した場合についてもタイミングセツトデ
ータによる読出し領域を選択することができる。
その例を第７図に対応する部分には同一符号を付
けて説明は省略するが、この場合のメモリの容量
の減少は著しく効果がある。読出し速度が高速、
例えばアクセスタイムが10ナノ秒であつても記憶
容量が小さい場合は値段が著しく安くなる。第７
図に示した例において、つまりマークメモリ１４
ａ乃至１４ｄのそれぞれが16通りのタイミングを
発生する場合においては256ワードとなるが、こ
の程度のメモリの容量の場合においては高速度の
ものを現在でも安価に入手することができる。

多相タイミング発生装置において分解能の高い
タイミングが要求され、例えば100ピコ秒や125ピ
コ秒の分解能が必要となることがある。一般に第
１図の出力端子１₁乃至１ｎの後段に可変遅延回
路が設けられてその遅延量を設定して微細な遅延
量を与えている。一方基準タイミングTpは１ナ
ノ秒程度の分解能であり、このため例えば第８図
Ａに示す基準タイミングTp₁に対し、第８図Ｂの
クロツクTcにより次の基準タイミングTp₂の直
前、例えば100ピコ秒前のように非常に近いとこ
ろでタイミングを発生したい場合がある。この場
合そのタイミングを発生するクロツクTCaと次
の基準タイミングTp₂とのパルスが重なつてしま
い、基準タイミングTp₂によるプリセツトが優先
して目的とするタイミング出力を得ることができ
なくなるおそれがある。つまりクロツクTcaがカ
ウンタ１１にて計数され、その計数結果によりマ
ークメモリ１４がアクセスされ、これより発生し
た読出し出力をタイミング出力とするとき、マー
クメモリをアクセスしてから目的とするタイミン
グが発生するまでに次の基準タイミングTp₂が発
生してしまうことがある。

このような場合、例えば第９図に第２図と対応
する部分に同一符号を付けて示すように、各チヤ
ネルCH₁乃至CHnの発生すべきタイミングが基
準タイミングTpに対してクロツクTcの１周期以
内に発生すべきであるか否かを示すビツトをそれ
ぞれ微小遅延指示レジスタ１８内の対応するビツ
トに記憶しておき、例えばその基準タイミングよ
り１クロツク周期内にタイミングを発生する場合
においては“１”を記憶しておき、微小遅延指示
レジスタ１８の各ビツトの出力と端子１２よりの
基準タイミングTpとの論理積をANDゲート１９
_１乃至１９ｎでそれぞれとる。

これらANDゲート１９₁乃至１９ｎの出力は
ORゲート２１₁乃至２１ｎをそれぞれ通じて出力
端子１₁乃至１ｎに供給される。一方、端子１３
のクロツクTcは必要に応じて遅延回路２２を通
じてカウンタ１１のクロツク端子に供給され、か
つカウンタ１１に対する端子１２の基準タイミン
グTpによるプリセツトは０ではなく計数値１と
する。マークメモリ１４の各チヤネルCH₁〜
CHnの出力はANDゲートA₁乃至Anをそれぞれ
通じ、更に必要に応じて遅延回路２３₁乃至２３
ｎを通じてORゲート２１₁乃至２１ｎに供給され
る。

このように構成されているため、例えばチヤネ
ルCH₁に対しては基準タイミングTpよりクロツ
ク周期以内にタイミングを発生する場合はレジス
タ１８の第１ビツト目１８₁に“１”が記憶され
ており、従つて第８図Ａに示すように基準タイミ
ングTp₁が発生すると、これに伴つて第８図Ｃに
示すクロツクTcは端子１３に供給されるが、そ
の前に端子１２よりの基準タイミングTp₁とレジ
スタ１８の第１ビツト目１８₁の出力との一致が
ANDゲート１９でとられて第８図Ｄに示すよう
に端子１₁に出力され、これに対し、図に示して
いないが端子１₁に接続された遅延回路によつて
所要の遅延が与えられて基準タイミングに対する
クロツク周期以下の遅延量のタイミングが得られ
る。

チヤネルCH₁の発生タイミングを基準タイミン
グTpに対し１クロツク周期以下の遅延とする場
合はマークメモリ１４の第１チヤネルCH₁の０番
地にマーク“１”が記憶されている。しかしカウ
ンタ１１は１にプリセツトされるため、基準タイ
ミングTpが発生したときにカウンタ１１の出力
によつてマークメモリ１４は１番地がアクセスさ
れるため、チヤネルCH₁より出力は生じない。ま
たこのカウンタ１１には端子１３よりのクロツク
が遅延回路２２を通じて供給され、例えば第８図
Ｅに示すようなクロツクとして与えられる。この
関係は第８図に示すように例えば第８図Ｃの基準
タイミングTpから１番目のクロツクTc₁がAND
ゲートA₁乃至Anに与えられた時はカウンタ１１
の計数値は１となつており、２番目のクロツク
Tc₂が与えられた時は、その前のクロツクTc₁に
よつてカウンタ１１が歩進して既に計数値が２と
なつており、つまり基準タイミングTpより１番
目、２番目、３番目…の各クロツクの発生前に、
マークメモリ１４の１番地、２番地、３番地…が
それぞれアクセスされており、従つて各対応番地
の読出し出力を直ちに出力端子１₁〜１ｎに出力
することができる。

例えば第ｎチヤネルCHnのマークメモリには
２番地にマーク“１”が記憶されている場合にお
いては、クロツクTc₂が発生すると、第８図Ｆに
示すように出力端子１ｎにタイミング出力が得ら
れる。従つて例えば最後のクロツクTcaに対応す
るアクセスは、これより１周期前のクロツクを計
数した時に既に行われており、マークメモリから
読出された最後の番地に対応する出力はクロツク
Tcaの発生と同時に出力端子に出力することがで
き、この最後のクロツクTcaよりカウンタ１１を
進める必要がない。従つてクロツクTcaと次の基
準タイミングTpとが重なつても問題はない。

なおカウンタ１１にクロツクが入力されて歩進
し、更にそのカウンタ１１の新たな計数値により
マークメモリ１４がアクセスされてメモリから出
力されるまでに遅れを伴うため遅延回路２２は必
ずしも必要としない。遅延回路２３₁乃至２３ｎ
は、ANDゲートA₁乃至Anの出力より出力端子
１₁乃至１ｎに供給されるものと、ANDゲート１
９₁乃至１９ｎより出力端子へ供給されるものと
の各時間遅れの差を調整するためのものである。
つまりANDゲート１９₁乃至１９ｎより出力端子
１₁乃至１ｎに出力されるタイミングに対してマ
ークメモリ１４の１番地の読出しに対応するタイ
ミングがクロツクTcの１周期、例えば16ナノ秒
だけちようど遅れるように調整するものである。

このように微小遅延指示レジスタ１８を設けて
遅延タイミングの短いものと区別する手法は第６
図に示したようにマークメモリ１４を分割する場
合にも適用でき、その例を対応する部分に同一符
号を付けて第１０図に示す。更に第７図に示した
例についてもこの考えを適用でき、その一部を第
１１図に対応する部分に同一符号を付けて示す。
この場合微小遅延指示レジスタ１８としては１ワ
ードがｎビツトのメモリを用い、このメモリ１８
を端子１７よりのタイミングセツトデータTsに
よつて読出すようにすればよい。

第６，７図、１０図、１１図にそれぞれ示した
例においてマークメモリ１４ａ乃至１４ｄはそれ
ぞれ対応する各チヤネルについてANDゲート２₁
乃至２ｎにおいて同時に出力が得られる必要があ
る。このような点よりこれらマークメモリ１４ａ
乃至１４ｄはすべて同一のアクセスタイムを持つ
たメモリとする必要がある。例えばクロツクTc
の周期が16ナノ秒である場合、マークメモリ１４
ａ〜１４ｄのすべてはアクセス時間が10ナノ秒程
度の高速度のメモリとする必要があり、高価なも
のとなる。しかしクロツク周期が16ナノ秒の場合
においても、マークメモリ１４ｂに対するアドレ
スは256ナノ秒ごとにしか変化しない。またマー
クメモリ１４ｃに対しては4096ナノ秒ごとにしか
変化しない。このような点よりカウンタ１１の下
位桁部分をアドレスとするマークメモリ１４ａの
みを高速度カウンタとし、他のマークメモリ１４
ｂ，１４ｃ，１４ｄなどを低速度、例えばアクセ
スタイムが200ナノ秒程度の低速度メモリとする
こともできる。

例えば第１２図に第１０図と対応する部分に同
一符号を付けて示すが、この例においてはカウン
タ１１の下位桁計数部１１ａの計数内容によつて
読出されるマークメモリ１４ａは例えばアクセス
タイムが10ナノ秒の高速度メモリとし、その他の
マークメモリ１４ｂ，１４ｂ，１４ｄはマークメ
モリ１４ａより遅い、例えばアクセスタイムが
200ナノ秒の低速度メモリとする。更にカウンタ
１１の下位桁計数部１１ａに対する上位桁計数部
１１ｂへの入力クロツク間隔よりも小さい遅延
を、基準タイミングと発生タイミングとの間に与
えるか否かを示すデータを各チヤネルごとに小遅
延指示レジスタ２５に記憶する。この小遅延指示
レジスタ２５は各チヤネルCH₁乃至CHnに対し
て１ビツトずつ割当てられており、計数部１１ｂ
への入力クロツクの周期よりも短かい遅延量とす
る場合はチヤネルと対応するビツトに“１”が記
憶される。小遅延指示レジスタ２５が小遅延であ
ることを指示している場合は高速度マークメモリ
１４ａの対応チヤネルよりマークが読出された
時、これをタイミング出力として出力し、その他
の場合においては各チヤネルごとの各マークメモ
リ１４ａ乃至１４ｄの出力の論理積が得られたと
きにタイミング出力とする。

このためには例えば第１チヤネルCH₁について
示すように低速度メモリ１４ｂ乃至１４ｄの対応
するチヤネルの出力がANDゲート２６₁で論理積
がとられる。一方、カウンタの高位計数部１１ｂ
に対する入力クロツク、つまり低位計数部１１ａ
の出力端子２７のクロツクが分岐してフリツプフ
ロツプ２８₁で与えられ、このクロツクによりゲ
ート２６₁の出力がフリツプフロツプ２８₁に読込
まれる。小遅延指示レジスタ２５の第１チヤネル
CH₁に対応する出力と端子１２の基準タイミング
Tpとの論理積をとつたANDゲート２９₁の出力
によつてフリツプフロツプ２８₁はセツトされ、
小遅延指示レジスタ２５の第１チヤネルの出力の
反転値と基準タイミングTpとの論理積をとつた
ゲート３１₁の出力によつてフリツプフロツプ２
８₁はリセツトされる。フリツプフロツプ２８₁の
Ｑ出力はANDゲート３２₁に与えられている。
ANDゲート３２₁には高速マークメモリ１４ａの
第１チヤネルCH₁の出力と端子１３のクロツク
Tcが与えられている。

従つて基準タイミングTpが与えられた時に第
１チヤネルCH₁が小遅延指示されている場合には
ゲート２９₁の出力によつてフリツプフロツプ２
８₁がセツトされ、そのＱ出力は高レベルとなる。
従つて高速マークメモリ１４ａのチヤネルCH₁の
出力からマークが読出されると、ANDゲート３
２₁からそのマークは端子１３のクロツクTcによ
りORゲート２１₁を通じて出力端子１₁にタイミ
ングとして出力される。

一方、第１チヤネルCH₁に対し小遅延指示が与
えられていない場合においては基準タイミング
Tpが与えられた時にANDゲート３１₁より出力
が発生してフリツプフロツプ２８₁がリセツトさ
れ、この状態でカウンタ１１の歩進が進み、低速
マークメモリ１４ｂ，１４ｃ，１４ｄの各チヤネ
ルCH₁に対する出力の一致がANDゲート２６₁で
検出されるとこれがフリツプフロツプ２８₁に読
込まれ、そのＱ出力が高レベルとなる。この状態
において高速度マークメモリ１４ａよりの第１チ
ヤネルCH₁に対するマークが読出されるとAND
ゲート３２₁より一致出力が得られて端子１₁にタ
イミングが出力される。

先の例においては微小遅延指示メモリ１８はそ
のチヤネルの発生タイミングが基準タイミング
Tpに対して256ナノ秒以下の遅延の場合に“１”
が記憶される。またカウンタ１１ａをプリセツト
する際に計数部１１ｂは最下位ビツトが１にプリ
セツトされる。このようにして高速度のメモリは
マークメモリ１４ａのみとし、マークメモリ１４
ｂ乃至１４ｄは安価な低速メモリを使用すること
ができる。

このような処理を行なうには例えば第１３図に
第１チヤネルCH₁について一部を示すように低速
度マークメモリの一致出力であるANDゲート２
６₁を、端子２７の低速度のクロツクでフリツプ
フロツプ２８₁に読込み、またフリツプフロツプ
２８₁のＱ出力と小遅延指示レジスタ２５の第１
チヤネルCH₁に対する出力とをORゲート３３₁を
通じてANDゲート３２₁に供給するようにし、
ANDゲート３２₁には第１２図の場合と同様に高
速度マークメモリ１４ａのチヤネルCH₁の出力
と、端子１３のクロツクTcとを与えるようにし
てもよい。これら第１２図、第１３図についても
先のタイミングセツトデータTsの考えを適用す
ることもできる。

発生するタイミングが次の基準タイミングTp
よりも遅れた遅延量を必要とする場合がある。即
ち例えば第１４図Ａに示すように基準タイミング
Tp₁，Tp₂，…と順次発生し、これらに対し第１
４図Ｂに示すようにあるチヤネルの発生タイミン
グを発生する場合、この例においては基準タイミ
ングTp₂に対する発生タイミングは次の基準タイ
ミングTp₃よりも遅れて出力したい場合がある。
このような場合においては例えば次のようにすれ
ばよい。即ち第１４図Ｃ，Ｅに示すように基準タ
イミングをTp₁，Tp₃，…Tp₂，Tp₄，…のよう
に複数の系列に分配し、その各基準タイミングに
対してそれぞれクロツクを第１４図Ｄ，Ｆにそれ
ぞれ示すように発生させる。

即ち、例えば第１５図に示すように端子１２よ
りの基準タイミングTpはトルグ型のフリツプフ
ロツプ３３を駆動し、トルグ型フリツプフロツプ
３３のＱ出力及び出力はANDゲート３４ｏ及
び３４ｅにそれぞれ供給され、これらANDゲー
ト３４ｏ，３４ｅには端子１２の基準タイミング
Tpが与えられており、従つてANDゲート３４
ｏ，３４ｅにはそれぞれ第１４図Ｃ，Ｅにそれぞ
れ示す基準タイミングが分配された出力が得られ
る。これら分配された基準タイミング出力により
クロツク発生器３５ｏ及び３５ｅがそれぞれ駆動
される。これらクロツク発生器３５ｏ，３５ｅは
基準信号源３６よりの基準信号を基準として同一
の周期のクロツクを、その入力基準タイミングを
基準として発生し、これらクロツク発生器３５ｏ
及び３５ｅから第１４図Ｄ及びＦにそれぞれ示す
クロツクTcO及びTceがそれぞれ得られる。カウ
ンタ１１として１１ｏ及び１１ｅが設けられ、カ
ウンタ１１ｏ及び１１ｅはそれぞれANDゲート
３４ｏ，３４ｅよりの各基準タイミングTpo，
Tpeが端子１２ｏ，１２ｅを通じて与えられてプ
リセツトされ、またクロツク発生器３５ｏ，３５
ｅの各クロツクTco，Tceが端子１３ｏ，１３ｅ
を通じてクロツク端子に与えられる。

カウンタ１１ｏ，１１ｅの各計数値により、マ
ークメモリ１４ｏ，１４_Eがアクセスされる。マ
ークメモリ１４ｏ，１４_Eはそれぞれ必要なチヤ
ネル数のｎビツトの１ワードであり、かつその番
地数は最大遅延に対応した記憶容量を持つてお
り、従つてその最大遅延量が例えば基準タイミン
グを越えるような場合にはそれに対応するだけ、
基準タイミング間隔よりも大きな遅延が得られる
ように、最大番地が選定されている。またタイミ
ングセツトデータTsが端子１７よりマークメモ
リ１４ｏ，１４Ｅに共通に与えられる。マークメ
モリ１４ｏ，１４_Eのタイミングセツトデータに
より選択される各領域にはそれぞれそのチヤネル
において発生すべきタイミング量に対応したアド
レスにマーク“１”が記憶されており、各マーク
メモリ１４ｏ，１４_Eよりの各出力はそのチヤネ
ルごとにORゲート３７₁乃至３７ｎで論理和がと
られて出力端子１₁乃至１ｎに出力される。

例えば第１チヤネルCH₁について第１４図Ｂに
示すようなタイミング出力を得る場合において、
基準タイミングTp₁によつてカウンタ１１ｏがプ
リセツトされ、これによりマークメモリ１４ｏが
読出されて、その読出しにより第１４図Ｇに示す
ように出力タイミングが発生し、基準タイミング
Tp₂が発生した場合にカウンタ１１ｏはプリセツ
トされることなく、カウンタ１１ｅのみがプリセ
ツトされ、そのまま両カウンタ１１ｏ，１１ｅは
それぞれのクロツクTco，Tceを計数し、マーク
メモリ１４ｏ，１４_Eがそれぞれアクセスされる。
これにより次の基準タイミングTp₃が発生するま
での間にマークメモリ１４_Eからマークの読出し
が第１チヤネルCH₁には得られないが、この次の
タイミングTp₃が発生した場合に、カウンタ１１
ｏのみがプリセツトされ、カウンタ１１ｅはその
まま計数を続けるため、第１４図Ｈに示すように
基準タイミングTP₂に対応したタイミングが次の
基準タイミングTp₃より遅れた位置においてマー
クメモリ１４_Eのマークの読出しにより得られる。
このようにしてマークメモリ１４ｏ，１４_Eより
それぞれ得られた第１４図Ｇ，Ｈに示す出力は
ORゲート３７₁にて合成されて第１チヤネルに対
する出力タイミングとされる。

なおマークメモリ１４ｏ，１４_Eには同一のデ
ータが記憶される。つまりその各チヤネルに対す
るマークの記憶番地は同一とされている。このよ
うにして次の基準タイミングを越えた遅延量のタ
イミングを発生することができる。これを第７図
に示すようにカウンタ１１を分割してマークメモ
リ１４の容量を減少させる場合について適用した
例を対応する部分に同一符号を付けて第１６図に
示す。同様にして図に示してないが、第１０図及
び第１２図に示した構成にも第１５図の考えを適
用することが可能である。このように基準タイミ
ングを２系列に分配するのみならず、３系列、或
はそれ以上に分配し、これと対応してそれぞれカ
ウンタ及びマークメモリを設けることによつて更
に複数の基準タイミングを越えて遅れたタイミン
グを発生させることもできる。

発生タイミングを次の基準タイミングよりも遅
れて発生させる場合、マークメモリは複数個設け
るが、カウンタを共通にして発生させることもで
きる。例えば第１７図に示すようにカウンタ１１
の内容によつてマークメモリ１４及び１４′が共
通にアクセスされ、またこのマークメモリ１４は
端子１７よりのタイミングセツトデータによつて
アクセスされる。マークメモリ１４′については
そのタイミングセツトデータを基準タイミングの
一つ分だけ遅らせて与えるようにする。例えば端
子１７のタイミングセツトデータTsをＤ型フリ
ツプフロツプ３８のデータ端子に与えると共に端
子１２よりの基準タイミングをフリツプフロツプ
３８の出力をマークメモリ１４′にアドレスとし
て与える。マークメモリ１４，１４′は今までの
ものと同様に各チヤネルごとに設けられており、
マークメモリ１４については基準タイミングから
次の基準タイミングまでにおいて発生すべき位置
に対応したアドレスにマークが記憶されている
が、マークメモリ１４′については次の基準タイ
ミングを越えて発生する場合に使われ、その場合
次の基準タイミングより越えて発生するタイミン
グまでの位置に応しいマークの記憶位置が決定さ
れる。例えば第１８図Ａの基準タイミングTp₁，
Tp₂，Tp₃，Tp₄…に対し、第１メモリCH₁のタ
イミングS₁，S₂，S₃…を発生する場合であり、こ
の場合タイミングS₂は基準タイミングTp₂に対し
て発生するものであるが、次の基準タイミング
Tp₂よりも後に発生する。この遅延量は基準タイ
ミングTp₂から発生タイミングS₂までの遅延量D₁
であるが、マークメモリ１４′の第１チヤネルに
対しマークを記憶する位置は次の基準タイミング
Tp₃より発生するタイミングS₂までの期間D₂に対
応するアドレス位置に記憶する。マークメモリ１
４，１４′の各チヤネルの対応出力はそれぞれ
ORゲート３７₁乃至３７ｎによつて論理和がとら
れてANDゲートA₁乃至Anを通じて出力端子１₁
乃至１ｎに供給される。

第１８図Ａに示すような基準タイミングが端子
１２より入力されるとこれを基準としてカウンタ
１１は端子１３のクロツクTcを計数し、この時
端子１７には第１８図Ｃに示すようなタイミング
セツトデータがそれぞれ与えられているとする
と、基準タイミングTp₁が発生した時にはタイミ
ングセツトデータの１番が端子１７に与えられ、
これはマークメモリ１４に与えられて先に示した
ようにタイミングS₁の発生が行われる。次に２番
目の基準タイミングTp₂が発生すると、これによ
りカウンタ１１がプリセツトされると共に、フリ
ツプフロツプ３８に第１８図Ｄに示すように端子
１７のタイミングセツトデータの１番目のものが
取込まれる。従つてこのタイミングセツトデータ
の１番目のものがマークメモリ１４′に与えられ、
２番目のタイミングセツトデータはマークメモリ
１４に与えられる。この例においては第１チヤネ
ルCH₁は基準タイミングTp₂に対する発生タイミ
ングS₂が次の基準タイミングTp₃よりも遅れるた
め基準タイミングTp₂，Tp₃間ではマークメモリ
１４，１４′の何れからもマークは読出されない。
更に次の基準タイミングTp₃が入力されると、こ
れによりカウンタ１１がプリセツトされ、また端
子１７の２番目のタイミングセツトデータがフリ
ツプフロツプ３８に読込まれ、従つてこの基準タ
イミングTp₃が発生した後においてはマークメモ
リ１４には３番目のタイミングセツトデータが与
えられ、マークメモリ１４′には２番目のタイミ
ングセツトデータが与えられる。この時マークメ
モリ１４′の第１チヤネルCH₁について発生タイ
ミングS₂に対応した位置にカウンタ１１の計数値
がなるとマークが読出され、また基準タイミング
Tp₃に対する発生タイミングS₃に対応した計数値
になると、マークメモリ１４の第１チヤネルから
マークが読出され、これらがこの例においては
ORゲート３７₁を通じ端子１₁に読出される。

この第１７図に示した手法は他の今まで述べた
ものに対しても適用できる。例えば第６図に示し
たようにマークメモリ１４をマークメモリ１４ａ
乃至１４ｄに分割し、かつカウンタ１１もカウン
タ１１ａ乃至１１ｄに分割し、そのマークメモリ
のチヤネルの出力の論理積をANDゲートで取る
ようにした場合にも第１７図の考えを適用でき
る。この第１７図の手法を第６図に適用した例を
対応する部分に同一符号を付けて第１９図に示
す。即ち端子１７よりのタイミングセツトデータ
Tsはマークメモリ１４ａ乃至１４ｄに与えられ
ると共にこれは基準タイミングの一つ分だけフリ
ツプフロツプ３８で遅らされてそのフリツプフロ
ツプ３８の出力はマークメモリ１４a′乃至１４
d′にタイミングセツトデータとして与えられる。
これらマークメモリ１４a′乃至１４d′はカウンタ
１１の計数部１１ａ乃至１１ｄの計数内容でそれ
ぞれアクセスされ、マークメモリ１４ａ乃至１４
ｄの対応するチヤネルはANDゲート２₁によつて
論理積がとられ、同様にマークメモリ１４a′乃至
１４d′の対応チヤネルはANDゲート２₁′によつて
論理積がとられる。このANDゲートの対応する
もの例えば２₁及び２₁′の出力はORゲート３７₁を
通じ、更にANDゲートA₁を通じて出力端子１に
出力される。仮りに次の基準タイミングまでの期
間が１ミリ秒とし発生タイミングの遅延量が1.5
ミリ秒の場合、つまり1.5ミリ秒−１ミリ秒＝0.5
ミリ秒だけ、次の基準タイミングを越える場合
で、かつクロツクTcの周期を16ナノ秒とした時、
0.5ミリ秒の２進数は0111101000001010となる。
これを４桁ごとに分割していちばん下位の桁1010
に対応してマークメモリ１４a′の10番地にマーク
を記憶し、次の桁0000と対応してマークメモリ１
４b′の０番地にマークを記憶し、次の桁1010と対
応してマークメモリ１４c′の10番地にマークを記
憶し、最上位桁は0111と対応してマークタイミン
グ１４d′の７番地にマークを記憶する。このよう
にして基準タイミングに対して次の基準タイミン
グを過ぎてから0.5ミリ秒経過すると、例えば第
１チヤネルにおいてANDゲート２₁′より出力が
得られて目的とするタイミングの発生が得られ
る。

更に第１７図に示した考えを第１２図について
適用し、その第１チヤネルの部分についての図を
第２０図に対応する部分に同一符号を付けて示
す。この場合マークメモリ１４a′乃至１４d′が同
様に設けられてこれらはフリツプフロツプ３８よ
りの１基準タイミングだけ遅らされたタイミング
セツトデータによつてアクセスされるが、このマ
ークメモリ１４a′は高速度動作とし、マークメモ
リ１４b′乃至１４d′は低速度とされる。またこれ
らマークメモリ１４b′乃至１４d′はANDゲート
２６₁と対応して各対応チヤネルごとのANDゲー
ト２６₁′が設けられる。更に基準クロツク以下の
遅延を与える微少遅延指示レジスタ１８と対応し
て微少遅延指示レジスタ１８′が設けられるが、
これはその基準タイミングに対して次の基準タイ
ミングを越えるが、その越えた量がクロツクの１
周期よりも短かい場合か否かを示すデータが各チ
ヤネル毎に記憶される。この微少遅延指示レジス
タ１８，１８′の対応チヤネルの出力はORゲー
ト３９₁を通じてANDゲート１９₁に供給される。
また小遅延指示レジスタ２５と対応して小遅延指
示レジスタ２５′が設けられ、この小遅延指示レ
ジスタ２５′も次の基準タイミングを越えるが、
その越えた量が端子２７のクロツク、つまりカウ
ンタ１１ｂへの入力クロツク周期よりも小さいか
否かを示すデータが記憶される。この小遅延指示
レジスタ２５′の各チヤネル出力は小遅延指示レ
ジスタ２５の出力と同様にANDゲート２９₁′，
３１₁′に与えられると共に端子１２の基準タイミ
ングが与えられる。ANDゲート２９₁′，３１₁′に
よりフリツプフロツプ２８₁′がセツトリセツトさ
れる。フリツプフロツプ２８₁′のデータ端子には
ANDゲート２６₁′の出力が与えられ、クロツク
端子には端子２７のクロツクが与えられ、更にＱ
出力がANDゲート３２₁′に与えられる。この
ANDゲート３２₁′にはマークメモリ１４a′の対応
チヤネル、即ちこの例では第１チヤネルの出力が
与えられてANDゲート３２₁，３２₁′の出力は
ORゲート３７₁を通じ更にANDゲート４１₁、遅
延回路２３₁を通じORゲート２１₁に出力される。
微少遅延指示レジスタ１８、小遅延指示レジスタ
２５には端子１７のタイミングセツトデータがア
ドレスとして与えられ、微少遅延指示レジスタ１
８′、小遅延指示レジスタ２５′にはフリツプフロ
ツプ３８によつて遅延されたタイミングセツトデ
ータがアドレスとして与えられる。この第２０図
の動作については今までの説明から理解されると
思われるので省略する。

第２０図において微少遅延指示レジスタ及び小
遅延指示レジスタはそれぞれ一つのみとしてもよ
い。その例を第２１図に変更した部分のみを第２
０図と対応して第１チヤネルについて示す。即ち
この場合においては次の基準タイミングを越えて
いるか否かを示すデータを記憶した大遅延指示レ
ジスタ４３が設けられ、大遅延指示レジスタ４３
はそのチヤネルがそのタイミングにおいて次の基
準タイミングを越えて発生する場合には“１”が
その対応チヤネルのしかも対応タイミングセツト
データ位置に記憶されている。このレジスタ４３
も端子１７のタイミングセツトデータによつて読
出される。大遅延指示レジスタ４３、微少遅延指
示レジスタ１８、小遅延指示レジスタ２５のそれ
ぞれの第１チヤネルの出力はＤ型フリツプフロツ
プ４４₁，４５₁，４６₁のデータ端子に与えられ、
かつこれらのフリツプフロツプ４４₁，４５₁，４
６₁のクロツク端子には端子１２よりの基準タイ
ミングが与えられている。従つてこれらフリツプ
フロツプ４４₁，４５₁，４６₁のＱ出力にはそれ
ぞれ次の基準タイミングを越えて遅延を発生する
か否かのデータ、更に発生タイミングが１クロツ
ク周期以下の遅延かどうかを示すデータ、更に発
生タイミングが低速クロツクの周期以下か否かを
示すデータがそれぞれ基準タイミングの一つ分だ
け遅れて現われる。

大遅延指示レジスタ４３の第１チヤネル出力は
インバータ４９₁を通じてANDゲート４７₁及び
ANDゲート３２₁に与えられ、またフリツプフロ
ツプ４４₁の出力はANDゲート４８₁及び３２₁′に
与えられる。微少遅延指示レジスタ１８の第１チ
ヤネル出力をANDゲート４７₁に及びそれを１基
準タイミングだけ遅らせたフリツプフロツプ４５
_１の出力はANDゲート４７₁，４８₁にそれぞれ与
えられている。ANDゲート４７₁，４８₁の出力
はORゲート３９₁に与えられている。フリツプフ
ロツプ４６₁の出力はANDゲート２９₁′，３１
₁′に与えられている。従つていまの基準タイミン
グにおいて端子１７のタイミングセツトデータに
よつて読出されたレジスタ４３の内容が次の基準
タイミングを越えない場合においてはANDゲー
ト４７₁を通じて微少遅延指示レジスタ１８の出
力がORゲート３９₁に供給され、また小遅延指示
レジスタ２５の出力と更にフリツプフロツプ２８
_１、ANDゲート３２₁の出力が有効となつて第１
２図について説明したのと同様の動作を行う。し
かし大遅延指示レジスタ４３の出力が“１”の場
合は、つまり次の基準タイミングを越える遅延を
行う場合においてはその次のタイミングにおいて
はその次のタイミングにおいてフリツプフロツプ
４４₁の出力が高レベルとなり、これによりゲー
ト４８₁が開き、従つてその時微少遅延指示レジ
スタ１８の１基準タイミングの前におけるデータ
の内容に応じた出力がゲート４８₁，ORゲート３
９₁を通じて出力され、また同様に小遅延指示レ
ジスタ２５の１基準タイミング前におけるデータ
がフリツプフロツプ４６₁に出力され、これによ
りANDゲート２９₁′，３１₁′、フリツプフロツプ
２８₁′、更にANDゲート３２₁′によつて例えば第
１８図ＢのタイミングS₂に対応したように次の基
準タイミングTp₃を越えた遅延タイミングを得る
ことができる。

次にマークメモリ１４に対するマークデータの
書込み例を第２２図を参照して説明する。端子４
７からの何れのチヤネルに対してマークを書込む
かを示すチヤネル選択データがデコーダ４８に与
えられ、デコーダ４８でデコードされてチヤネル
CH₁乃至CHnのマークメモリM₁乃至Mnに対し一
つの書込みイネーブル端子WEが選択して与えら
れ、その選択されたチヤネルのマークメモリに対
して書込みが可能となる。一方カウンタ１１には
端子４９を通じてそのチヤネルに対する基準タイ
ミングに対して発生すべきタイミングの遅れに対
応したアドレスがカウンタ１１にプリセツトさ
れ、このカウンタ１１によつてそのマークメモリ
１４がアクセスされ、その時デコーダ４８によつ
て選択されているチヤネルに対するマークメモリ
が書込み可能となり、端子５１よりその各マーク
メモリM₁乃至Mnに対してマーク１が与えられ、
従つてデコーダ４８によつて選択されたチヤネル
のカウンタ１１によつて指定されたアドレスにマ
ークが書込まれる。このマークが書込まれる前に
そのチヤネルのマークメモリの他のアドレスはす
べてゼロとしておく必要がある。従つてその前に
同様にしてそのマークメモリの各アドレスに対し
ゼロを書込む。ゼロを書込む時には端子５１にゼ
ロを与える。

このようにゼロをマークメモリのそのチヤネル
のすべての番地に書込む操作は比較的時間が長く
かかる。このような点を改善するには例えば第２
３図に示すようにマークアドレスメモリ５２を設
けておき、書込みに当つては端子４７の書込むべ
きチヤネルを示すデータ、チヤネル選択データに
よつてマークアドレスメモリ５２を読出し、その
読出したアドレスをカウンタ１１にプリセツト
し、これと共にアドレスレジスタ５２に端子４９
より新たにマークを書込むべきアドレスを設定し
ておき、このアドレスレジスタのアドレスをマー
クアドレスメモリ５２に端子４７のチヤネル選択
データで指定されて書込む。このカウンタ１１に
よりプリセツトされた、即ちマークアドレスメモ
リ５２に記憶されていたそれまでのマーク“１”
が記憶されているアドレスがプリセツトされ、こ
れによりデコーダ４８で指定されたチヤンネルの
マークメモリのアドレスに対して端子５１よりゼ
ロが書込まれて、これによりそれまで記憶されて
いたマークが消される。次にマークアドレスメモ
リ５２から読出した、つまりそれまでにアドレス
レジスタ５３に格納されていた新たなマークメモ
リに対するアドレスをカウンタ１１にプリセツト
し、このカウンタ１１のアドレスによつてデコー
ダ４８によつて選択されたマークメモリに対して
端子５１よりマーク“１”を書込む。

このようにしてマークアドレスメモリ５２には
各チヤネルに対応したマークメモリM₁乃至Mnの
マークが書込まれているアドレスが各チヤネルに
対応して記憶されており、このメモリ５２のアド
レスによつてまずそれまでに記憶されていたチヤ
ネルのマークメモリに対するマークを消して次に
新たにアドレスを指定してマークを書込む。従つ
て２回の書込み操作で新たなマークの書込みが可
能となる。このように第２３図に示した書込みの
ためのマークアドレスメモリを設けて行うこと
は、先に説明したマークメモリ１４をマークメモ
リ１４ａ乃至１４ｄのように分割して行う場合に
ついても適用できることは当然である。

マイクロプロセツサの集積回路に対するテスト
のためのタイミングを発生する場合においては、
被試験回路に与えるクロツクを基準として各種タ
イミングを決めるのではなく、その被試験回路か
ら出てくる例えばアドレスラツチイネーブル信号
を基準としてタイミングを決める場合がある。こ
のような場合そのクロツクとアドレスラツチイネ
ーブル信号との間の位相差は被測定試験デバイス
によつて異ることがある。よつてその位相差を測
定し、各その位相差に対応した分だけ発生するタ
イミングをずらすことを行い、そのずらした値に
ついてマークメモリのマーク書込み番地をそれぞ
れ設定して必要なタイミングが発生するようにす
ることになる。しかしこのような演算を各チヤネ
ルごとに、しかも各タイミングセツトデータごと
に演算を行つて出力することは煩雑なこととな
る。

このようなことを簡単にやるには例えば第２４
図のようにすればよい。即ち一般に発生タイミン
グを示すデータは例えば、中央処理装置５４から
設定タイミングデータレジスタ５５に与えられ、
マークメモリのマークが書込まれるべきアドレス
がこのレジスタ５５に書込まれ、かつその対応チ
ヤネルを示すチヤネル選択データが中央処理装置
５４より端子４７へ与えられる。この場合各チヤ
ネルごとにその設定データに対してつまり発生タ
イミングに対して補正するか否かを示すデータを
オフセツトデータレジスタ５６内に記憶してお
き、このデータを端子４７のチヤネル選択データ
によつてセレクタ５７において選択する。発生タ
イミングの補正をする場合は論理“１”がAND
ゲート５８へ与えられる。ANDゲート５８には
オフセツトデータレジスタ５９よりその補正タイ
ミングと対応したデータ、先に例においてはクロ
ツクを与えてからアドレスラツチイネーブル信号
が発生するまでの期間に対応した値が予めセツト
されており、このオフセツトデータがゲート５８
を通じて加算回路６１に与えられ、加算回路６１
でレジスタ５５よりの設定タイミングデータと加
算されて、つまり加減算されて端子４９に与えら
れ、即ち第２３図或は第２２図におけるマークが
記憶されるべきアドレスとして出力される。この
ようにしてある被試験回路についてのタイミング
のずれを各タイミングについていちいち中央処理
装置５４で補正演算して端子４９に供給すること
なく、レジスタ５９にオフセツトデータをセツト
すれば自動的に加算回路６１において修正が施さ
れて発生タイミングの位置が修正される。勿論被
試験回路によつて先に述べたようにレジスタ５９
にセツトするオフセツトデータは変更される。

【図面の簡単な説明】

第１図はメモリを用いた多相タイミング装置の
原理を示すブロツク図、第２図は第１図の動作を
説明するためのタイムチヤート、第３図は第１図
においてマークメモリのアクセスタイムのバラつ
きに対し影響をなくすようにした例を示すブロツ
ク図、第４図は基準タイミングを変更する場合の
タイミング発生装置の原理を示すブロツク図、第
５図は第４図の動作の説明に供するためのタイム
チヤート、第６図はこの発明のマークメモリの容
量を減少するようにしたタイミング発生装置の一
例を示すブロツク図、第７図は第６図に基準タイ
ミングの変更を可能とした例を示すブロツク図、
第８図は基準タイミングとクロツクが接近した状
態における問題を説明するためのタイムチヤー
ト、第９図は第８図について説明した問題を解決
したこの発明のタイミング発生装置の例を示すブ
ロツク図、第１０図は第９図に示した考えを第６
図に示したタイミング発生装置に適用した例を示
すブロツク図、第１１図は第１０図において基準
タイミングを変更可能とした例を示すブロツク
図、第１２図はこの発明のマークメモリの一部を
低速度メモリとしたタイミング発生装置の例を示
したブロツク図、第１３図は第１２図における一
部変形を示すブロツク図、第１４図は次の基準タ
イミングを越えて遅延する場合の例を示すタイム
チヤート、第１５図はこの発明の次の基準タイミ
ングを越えて遅延する場合のタイミング発生装置
の例を示すブロツク図、第１６図は第１５図をマ
ークメモリを分割した場合に適用した例を示すブ
ロツク図、第１７図はこの発明の基準タイミング
を越えて遅延する場合のタイミング発生装置の他
の例を示すブロツク図、第１８図は第１７図の動
作の説明に供するためのタイムチヤート、第１９
図は第１７図の原理をマークメモリを分割した場
合に適用した例を示すブロツク図、第２０図は第
１２図に第１７図の原理を適用した例を示すブロ
ツク図、第２１図は第２０図の一部変形例を示す
ブロツク図、第２２図はマークメモリに対する書
込み手段の例を示すブロツク図、第２３図はマー
クメモリに対する書込み手段の他の例を示すブロ
ツク図、第２４図は書込みアドレスの修正例を示
すブロツク図である。１１：カウンタ、１２：基準タイミング入力端
子、１３：クロツク入力端子、１４：マークメモ
リ、１₁乃至１ｎ：出力端子、１７：タイミング
セツトデータ入力端子、１８：微小遅延指示レジ
スタ、２５：小遅延指示レジスタ、３８：遅延用
フリツプフロツプ。

Claims

【特許請求の範囲】１基準タイミングごとにリセツトされ、クロツ
クを計数するカウンタと、そのカウンタの継続接
続されている複数の計数部の各計数内容によつて
それぞれアクセスされ、チヤネルごとに設けられ
上記基準タイミングに対する発生タイミングの位
置に応じてマークが記憶されたマークメモリと、
これらマークメモリの出力をチヤネルごとに論理
積をとるゲートとを具備する多相タイミング発生
装置。２上記カウンタの下位桁の計数内容をアドレス
とするマークメモリを高速メモリとし、上記カウ
ンタの上位桁の計数部の計数内容をアドレスとす
るマークメモリを上記高速メモリよりもアクセス
速度の遅い低速メモリとし、上記基準タイミング
と発生タイミングとの間隔が上記カウンタの上位
桁の計数部への入力クロツク間隔未満か否かを各
チヤネルごとに記憶するレジスタと、そのレジス
タの内容が上記間隔以下の場合は対応チヤンネル
の上記高速メモリの出力を発生タイミングとする
手段とを具備する特許請求の範囲第１項記載の多
相タイミング発生装置。３基準タイミングにより１にプリセツトされ、
クロツクを計数するカウンタと、このクロツクの
計数内容によりアクセスされ、基準タイミングと
発生タイミングとの間に応じたアドレス位置にマ
ークが記憶され、各チヤネルごとに設けられたマ
ークメモリと、上記基準タイミングに対し発生タ
イミングが上記クロツク間隔未満か否かを示すデ
ータが記憶された微小遅延指示レジスタと、その
レジスタの各チヤネルごとの出力と基準タイミン
グとの論理積をとるAND回路と、各チヤネルご
とのAND回路の出力及び上記マークメモリの出
力との論理和をとるORゲートとを具備する多相
タイミング発生装置。４複数のカウンタと、これら各カウンタと対応
し、かつチヤネルごとに設けられ、それぞれその
カウンタの計数値により対応するものが共通にそ
れぞれアクセスされ、チヤネルごとに基準パル
ス、発生パルス間の間隔に対応したアドレス位置
にマークが記憶され、タイミングセツトデータに
より読出し領域が決定される複数のマークメモリ
と、上記基準タイミングを上記複数のカウンタに
順次分配してそのカウンタをプリセツトする分配
手段と、各カウンタに供給される基準タイミング
と同期したクロツクを各カウンタへ供給する手段
と、上記各マークメモリの同一チヤネルの出力の
論理話をとる手段とを具備する多相タイミング発
生装置。５基準タイミングによりセツトされ、クロツク
を計数するカウンタと、基準タイミングに対して
発生すべき複数のタイミングとの各間隔に対応し
たアドレス位置にマークが記憶された複数の領域
を有するマークメモリと、そのマークメモリの一
つに与えられ、マークメモリのアクセス領域を決
定するタイミングセツトデータを上記基準タイミ
ングごとに順次遅延して上記基準タイミングごと
に順次与える遅延手段と、上記各マークメモリの
各対応チヤネルの出力の論理話をとる手段とを具
備する多相タイミング発生装置。