JPH0354958A - 等倍光センサ - Google Patents
等倍光センサInfo
- Publication number
- JPH0354958A JPH0354958A JP1190851A JP19085189A JPH0354958A JP H0354958 A JPH0354958 A JP H0354958A JP 1190851 A JP1190851 A JP 1190851A JP 19085189 A JP19085189 A JP 19085189A JP H0354958 A JPH0354958 A JP H0354958A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- photoelectric conversion
- bit
- conversion elements
- analog switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/7795—Circuitry for generating timing or clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Heads (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は，原稿スキャナ等において用いられる密着型等
倍センサ、或いは液晶ディスプレイ、ＥＬディスプレイ
等に応用可能な等倍光センサに関する。
倍センサ、或いは液晶ディスプレイ、ＥＬディスプレイ
等に応用可能な等倍光センサに関する。
従来の技術
近年、例えば画像読取りセンサとしては縮小光学系を用
いることによる全体の大型化を避けるため、センサ自体
を原稿と同等の大きさとした密着型等倍センサを用いる
ようにしたものがある。このような密着型等倍センサは
単純には第１４図に示すように回路構成される。即ち、
ｌ〜Ｎで示す多数の光電変換素子ｌ （フォトダイオー
ドとセンサ容量との並列回路からなる）をシフトレジス
タ２の各ビット１〜Ｎにより１：１の対応関係で個別に
駆動させればよい。各光電変換素子ｌの他端側は同一の
１本の信号出力線３に接続され、ピークホールド回路等
の処理系に取り出される。このような等倍センサにあっ
ては、多数の充電変換素子ｌを基板（図示せず）上にア
レイ状に形成するが、これらの各光電変換素子ｌを駆動
するために薄膜トランジスタ等により形成される駆動回
路としてのシフトレジスタ２をも同一基板上に一体化形
成し得る。
いることによる全体の大型化を避けるため、センサ自体
を原稿と同等の大きさとした密着型等倍センサを用いる
ようにしたものがある。このような密着型等倍センサは
単純には第１４図に示すように回路構成される。即ち、
ｌ〜Ｎで示す多数の光電変換素子ｌ （フォトダイオー
ドとセンサ容量との並列回路からなる）をシフトレジス
タ２の各ビット１〜Ｎにより１：１の対応関係で個別に
駆動させればよい。各光電変換素子ｌの他端側は同一の
１本の信号出力線３に接続され、ピークホールド回路等
の処理系に取り出される。このような等倍センサにあっ
ては、多数の充電変換素子ｌを基板（図示せず）上にア
レイ状に形成するが、これらの各光電変換素子ｌを駆動
するために薄膜トランジスタ等により形成される駆動回
路としてのシフトレジスタ２をも同一基板上に一体化形
成し得る。
このようなセンサにおいて、高密度化を図るためには、
その駆動回路内に含まれる薄膜トランジスタ（ＴＰＴ）
の素子サイズを小さくすることにより対応し得るものと
考えられていたが、例えば３０ｃｍＸ３０ｃｍのような
大面積に駆動回路を作製する場合には、その作製上での
基板の伸縮、主としてプロセス温度による変形を無視で
きない。このため、ＴＦＴサイズの縮小化は困難な状況
にある。よって、第１４図に示すような構成の場合、セ
ンサ密度を倍にするとシフトレジスタを構或するＴＰＴ
の密度も倍としなければならないが、上記の理由により
高密度化が難しい。
その駆動回路内に含まれる薄膜トランジスタ（ＴＰＴ）
の素子サイズを小さくすることにより対応し得るものと
考えられていたが、例えば３０ｃｍＸ３０ｃｍのような
大面積に駆動回路を作製する場合には、その作製上での
基板の伸縮、主としてプロセス温度による変形を無視で
きない。このため、ＴＦＴサイズの縮小化は困難な状況
にある。よって、第１４図に示すような構成の場合、セ
ンサ密度を倍にするとシフトレジスタを構或するＴＰＴ
の密度も倍としなければならないが、上記の理由により
高密度化が難しい。
ちなみに、開発中の１６ドット／（１）のシフトレジス
タにあっては、シフトレジスタの１ビット当たりのセン
サ主走査方向の寸法は６２．５μｍであるが、現状のプ
ロセスでは基板の伸縮によりマスクずれが発生し、フォ
トリソグラフィによるアライメントずれを生じて、８ド
ット／Ｍのような粗い密度のものに比して、出力に異常
波形を生じているものである。
タにあっては、シフトレジスタの１ビット当たりのセン
サ主走査方向の寸法は６２．５μｍであるが、現状のプ
ロセスでは基板の伸縮によりマスクずれが発生し、フォ
トリソグラフィによるアライメントずれを生じて、８ド
ット／Ｍのような粗い密度のものに比して、出力に異常
波形を生じているものである。
このような不都合を避けて高密度化を図るためには、シ
フトレジスタの１ビットで複数個の光電変換素子を駆動
し得る回路構或を考える必要がある。特に、シフトレジ
スタの１つの出力に対してそれを制御しその出力につな
がる複数のビットを選択するような信号同期回路が必要
といえる。
フトレジスタの１ビットで複数個の光電変換素子を駆動
し得る回路構或を考える必要がある。特に、シフトレジ
スタの１つの出力に対してそれを制御しその出力につな
がる複数のビットを選択するような信号同期回路が必要
といえる。
この点、例えば特開昭６１−３９５７０号公報等に示さ
れるように、複数個のシフトレジスタを用いる方式があ
る。第１５図はこの方式を概略的に示すもので、同一の
１本の信号出力線４に共通に接続された各光電変換素子
５に対してＴＰＴ構成のアナログスイッチ６を個別に接
続し、このアナログスイッチ６を２つのシフトレジスタ
７，８及びマトリックス配線回路９によってｎ個ずつに
ブロック分けして選択駆動させるようにしたものである
。
れるように、複数個のシフトレジスタを用いる方式があ
る。第１５図はこの方式を概略的に示すもので、同一の
１本の信号出力線４に共通に接続された各光電変換素子
５に対してＴＰＴ構成のアナログスイッチ６を個別に接
続し、このアナログスイッチ６を２つのシフトレジスタ
７，８及びマトリックス配線回路９によってｎ個ずつに
ブロック分けして選択駆動させるようにしたものである
。
また、特開昭６０−２ １ ８８７０号公報に示される
方式もある。これは、例えば第１６図に示すように、多
数の九電変換素子１０をｎ個ずつブロック分けし、その
ブロック毎に共通電極側をシフトレジスタ１１の各ビッ
ト出力に集結接続し、個別電極側を各ブロック内の同一
弘素子を共通に接続したマトリックス配線回路ｌ２を経
て各々処理系に出力させるようにしたものである。
方式もある。これは、例えば第１６図に示すように、多
数の九電変換素子１０をｎ個ずつブロック分けし、その
ブロック毎に共通電極側をシフトレジスタ１１の各ビッ
ト出力に集結接続し、個別電極側を各ブロック内の同一
弘素子を共通に接続したマトリックス配線回路ｌ２を経
て各々処理系に出力させるようにしたものである。
発明が解決しようとする課題
ところが、このような読取り配線と駆動用配線とをマト
リックス配線構成したものでは、マトリックス配線にお
ける交差部分で寄生容量が発生しやすく、出力に周期性
のあるノイズを生じてしまう。
リックス配線構成したものでは、マトリックス配線にお
ける交差部分で寄生容量が発生しやすく、出力に周期性
のあるノイズを生じてしまう。
また、前者の複数シフトレジスタ方式による場合には、
各シフトレジスタの出力ラインが長くなり、途中で信号
の減衰、ビット間のバラツキを生じる可能性が高いもの
である。
各シフトレジスタの出力ラインが長くなり、途中で信号
の減衰、ビット間のバラツキを生じる可能性が高いもの
である。
一方、後者の方式による場合には、信号出力線が複数本
となるため、これに対応して処理系も個別に設ける必要
があり、処理系全体が複雑となる．課題を解決するため
の手段 一端を同一のｌ本の信号出力線に接続した多数の光電変
換素子からなる光センサと、前記充電変換素子に個別に
接続されたアナログスイッチと、薄膜トランジスタによ
り形成されて各ｌビットにより複数個の光電変換素子を
駆動させるシフトレジスタとを設けるとともに、シフト
レジスタとアナログスイッチとの間に接続して選択タイ
ミング回路を設けた。この際、この選択タイミング回路
を、請求項ｌ記載の発明では、シフトレジスタの全ビッ
トを走査する時間に等しい周期の外部信号に基づき各ビ
ットに対する各光電変換素子を選択させるものとし、請
求項２記載の発明では、シフトレジスタを駆動させるク
ロツクパルスの１７２の周期のクロックパルスに基づき
各ビットに対する複数の各光電変換素子を順次選択させ
るものとして構成した。
となるため、これに対応して処理系も個別に設ける必要
があり、処理系全体が複雑となる．課題を解決するため
の手段 一端を同一のｌ本の信号出力線に接続した多数の光電変
換素子からなる光センサと、前記充電変換素子に個別に
接続されたアナログスイッチと、薄膜トランジスタによ
り形成されて各ｌビットにより複数個の光電変換素子を
駆動させるシフトレジスタとを設けるとともに、シフト
レジスタとアナログスイッチとの間に接続して選択タイ
ミング回路を設けた。この際、この選択タイミング回路
を、請求項ｌ記載の発明では、シフトレジスタの全ビッ
トを走査する時間に等しい周期の外部信号に基づき各ビ
ットに対する各光電変換素子を選択させるものとし、請
求項２記載の発明では、シフトレジスタを駆動させるク
ロツクパルスの１７２の周期のクロックパルスに基づき
各ビットに対する複数の各光電変換素子を順次選択させ
るものとして構成した。
作用
シフトレジスタの各１ビットが複数個の光電変換素子を
駆動するため、光電変換素子数に対してシフトレジスタ
を構成する薄膜トランジスタ数は少なくてよい。よって
、光電変換素子を高密度化したとしてもシフトレジスタ
を構威するＴ Ｐ Ｔを同程度に高密度化する必要はな
く、作製上での基板伸縮等の影響を受けずに、センサと
しての高密度化が可能となる。また、全ての光電変換素
子が同一の信号出力線に接続されているため、信ｙ処理
系も１つの回路系で済み簡略化できる。さらには、外部
からの所定周期の制御信号又は所定周期のクロックパル
スにより同一ブロック内の光電変換素子の選択を行うの
で、出力側にノイズを生じないとともに、マトリックス
配線回路に比べて配線数が少なくて済み、かつ、シフト
レジスタの各ビットからはブロック毎に１本の配線を引
出せばよく、信号の減衰、バラツキも低減する。
駆動するため、光電変換素子数に対してシフトレジスタ
を構成する薄膜トランジスタ数は少なくてよい。よって
、光電変換素子を高密度化したとしてもシフトレジスタ
を構威するＴ Ｐ Ｔを同程度に高密度化する必要はな
く、作製上での基板伸縮等の影響を受けずに、センサと
しての高密度化が可能となる。また、全ての光電変換素
子が同一の信号出力線に接続されているため、信ｙ処理
系も１つの回路系で済み簡略化できる。さらには、外部
からの所定周期の制御信号又は所定周期のクロックパル
スにより同一ブロック内の光電変換素子の選択を行うの
で、出力側にノイズを生じないとともに、マトリックス
配線回路に比べて配線数が少なくて済み、かつ、シフト
レジスタの各ビットからはブロック毎に１本の配線を引
出せばよく、信号の減衰、バラツキも低減する。
実施例
請求項ｌ記載の発明の一実施例を第１図ないし第８図に
基づいて説明する。
基づいて説明する。
本実施例は原稿読取り用の密着型等倍センサに適用した
もので、その回路構成を第１図に示す。
もので、その回路構成を第１図に示す。
まず、１〜２ｍで示す２ｍ個の光電変換素子２１からな
る光センサ２２が設けられている。光電変換素子２ｌの
各々はフォトダイオードＰＤとセンサ容量ＣＤとを並列
接続したフォトダイオード型構造のものとして表される
。このような光電変換素子２ｌの一端は１本の同一の信
号出力線２３に接続され、他端側の各々にはｐチャネル
型トランジスタによるアナログスイッチ２４が接続され
ている。これらのアナログスイッチ２４の他端側は電源
２５に共通に接続されている。
る光センサ２２が設けられている。光電変換素子２ｌの
各々はフォトダイオードＰＤとセンサ容量ＣＤとを並列
接続したフォトダイオード型構造のものとして表される
。このような光電変換素子２ｌの一端は１本の同一の信
号出力線２３に接続され、他端側の各々にはｐチャネル
型トランジスタによるアナログスイッチ２４が接続され
ている。これらのアナログスイッチ２４の他端側は電源
２５に共通に接続されている。
ここで、多数個設けられた前記光電変換素子２１は２個
を１ブロックとしてｍ個にブロック分けされており、こ
のブロックｍと同一のｍビット分のシフトレジスタ２６
が設けられている。このシフトレジスタ２６はクロック
バルスφ，φ及びスタート信号ＳＰに従い動作して前記
アナログスイッチ２４を順次動作させて各光電変換素子
２ｌを選択駆動させるものであるが、１ビットにて各ブ
ロック内の複数個、本実施例では２個の光電変換素子２
ｌを駆動させるものである。この際、同一ブロック内の
２個の光電変換素．子２ｌを同時に駆動させないように
するため、各アナログスイッチ２４とシフトレジスタ２
６との間には選択タイミング回路２７が介在されている
。この選択タイミング回路２７は外部からの制御信号（
外部信号）ＣＰによりタイミング制御するものであり、
この制御信号ＣＰをそのまま一方の入力として奇数番目
のアナログスイッチ２４を動作させるＮＯＲゲート２８
とインバータ２９で反転させたｆａ号Ｃ Ｉ）を一方の
入力として偶数番日のアナログスイッチ２４を動作させ
るＮＡＮＤゲート３０との組よリなり、これらのＮＯＲ
ゲート２８、ＮＡＮＤゲート３０の他方にはシフトレジ
スタ２６の同一ビット出力が入力されている。この制御
信号ＣＰは第２図に示すようにシフトレジスタ２６の１
ライン走査時間、即ち、シフトレジスタ２６の全ビット
を走査する時間に等しい周期でＨ，Ｌレベルが変化する
ものである。
を１ブロックとしてｍ個にブロック分けされており、こ
のブロックｍと同一のｍビット分のシフトレジスタ２６
が設けられている。このシフトレジスタ２６はクロック
バルスφ，φ及びスタート信号ＳＰに従い動作して前記
アナログスイッチ２４を順次動作させて各光電変換素子
２ｌを選択駆動させるものであるが、１ビットにて各ブ
ロック内の複数個、本実施例では２個の光電変換素子２
ｌを駆動させるものである。この際、同一ブロック内の
２個の光電変換素．子２ｌを同時に駆動させないように
するため、各アナログスイッチ２４とシフトレジスタ２
６との間には選択タイミング回路２７が介在されている
。この選択タイミング回路２７は外部からの制御信号（
外部信号）ＣＰによりタイミング制御するものであり、
この制御信号ＣＰをそのまま一方の入力として奇数番目
のアナログスイッチ２４を動作させるＮＯＲゲート２８
とインバータ２９で反転させたｆａ号Ｃ Ｉ）を一方の
入力として偶数番日のアナログスイッチ２４を動作させ
るＮＡＮＤゲート３０との組よリなり、これらのＮＯＲ
ゲート２８、ＮＡＮＤゲート３０の他方にはシフトレジ
スタ２６の同一ビット出力が入力されている。この制御
信号ＣＰは第２図に示すようにシフトレジスタ２６の１
ライン走査時間、即ち、シフトレジスタ２６の全ビット
を走査する時間に等しい周期でＨ，Ｌレベルが変化する
ものである。
このような構成において、第２図に示すように、シフト
レジスタ２６はクロックパルスφ，φに同期して各ビッ
トがＨレベルとなる状態に駆動される。この時、制御信
号ＣＰがＦＴレベルにある期間中はＮＡＮＤゲート３０
が禁止され（Ｈレベル出力）、各ブロックの偶数番目の
アナログスイッチ２４を動作させず対応する光電変換素
子２１は選択されないが、ＮＯＲゲート２８側は開放可
能となり（Ｌレベル出力）、シフトレジスタ２６の各ビ
ット出力に応じて対応するブロックの奇数番目のアナロ
グスイッチ２４を経て対応する光電変換素子２１を順に
選択する。これにより、信号出力線２３上には、光電変
換素子２ｌのセンサ出力として１ビット、３ビット、〜
（２ｍ−１） ビットといったように奇数ビット
のものが賄に得られる。
レジスタ２６はクロックパルスφ，φに同期して各ビッ
トがＨレベルとなる状態に駆動される。この時、制御信
号ＣＰがＦＴレベルにある期間中はＮＡＮＤゲート３０
が禁止され（Ｈレベル出力）、各ブロックの偶数番目の
アナログスイッチ２４を動作させず対応する光電変換素
子２１は選択されないが、ＮＯＲゲート２８側は開放可
能となり（Ｌレベル出力）、シフトレジスタ２６の各ビ
ット出力に応じて対応するブロックの奇数番目のアナロ
グスイッチ２４を経て対応する光電変換素子２１を順に
選択する。これにより、信号出力線２３上には、光電変
換素子２ｌのセンサ出力として１ビット、３ビット、〜
（２ｍ−１） ビットといったように奇数ビット
のものが賄に得られる。
そして、シフトレジスタ２６の１ライン走査時間が経過
すると、制御信号ＣＰはＩ｛レベルから■、レベルに変
化する。すると、ＮＯＲゲート２８とＮＡＮＤゲート３
０との出力が上記の場合と逆となり，シフトレジスタ２
６の各ビット出力タイミングで今度は各ブロックの偶数
番日のアナログスイッチ２４を経て対応する光電変換素
子２ｌが順に選択される。これにより、信号出力線２３
上には、光電変換素子２１のセンサ出力として２ビット
、４ビット、〜 ２ｍビットといったように偶数ビット
のものが順に得られる。
すると、制御信号ＣＰはＩ｛レベルから■、レベルに変
化する。すると、ＮＯＲゲート２８とＮＡＮＤゲート３
０との出力が上記の場合と逆となり，シフトレジスタ２
６の各ビット出力タイミングで今度は各ブロックの偶数
番日のアナログスイッチ２４を経て対応する光電変換素
子２ｌが順に選択される。これにより、信号出力線２３
上には、光電変換素子２１のセンサ出力として２ビット
、４ビット、〜 ２ｍビットといったように偶数ビット
のものが順に得られる。
つまり、外部からの制御信号ＣＰがＨレベルの期間中は
奇数ビット情報が読取られ、制御信号ＣＰがＬレベルの
期間中は偶数ビット情報が読取られ、その１サイクルで
全ビット情報が読取られることになる。
奇数ビット情報が読取られ、制御信号ＣＰがＬレベルの
期間中は偶数ビット情報が読取られ、その１サイクルで
全ビット情報が読取られることになる。
このように、本実施例によれば、シフトレジスタ２６の
１ビットが複数，ここでは２個の充電変換素子２ｌを駆
動するので、光電変換素子数に対してシフトレジスタ２
６を構成するＴＦＴ数は少なくてよい。よって、光電変
換素子２１を高密度化したとしてもシフトレジスタ２６
を構成するＴＰＴを同程度に高密度化する必要はなく、
センサとしての高密度化が可能となる。現実的には、現
状のシフトレジスタ２６に使用されるＴＰＴの素子寸法
を変更せずに（作製上での基板伸縮の影響を受けずに）
、現状の８ドット／馴の解像度から１６ドット／ｍｍ、
３２ドット／Ｍなる解像度へとセンサの高密度化が可能
となる。また、全ての光電変換素子２ｌが同一の信号出
力線２３に接続されているので、後述する信号処理系も
１つの回路系で済み簡略化できる。さらには、外部から
の制御信号ＣＰにより同一ブロック内の光電変換素子２
１の選択を行うので、マトリックス配線回路に比べて配
線数が少なくて済み、シフトレジスタ２６の各ビットか
らはブロック毎にｌ本の配線を弓出せばよく、信号の減
衰、バラツキも低減する。
１ビットが複数，ここでは２個の充電変換素子２ｌを駆
動するので、光電変換素子数に対してシフトレジスタ２
６を構成するＴＦＴ数は少なくてよい。よって、光電変
換素子２１を高密度化したとしてもシフトレジスタ２６
を構成するＴＰＴを同程度に高密度化する必要はなく、
センサとしての高密度化が可能となる。現実的には、現
状のシフトレジスタ２６に使用されるＴＰＴの素子寸法
を変更せずに（作製上での基板伸縮の影響を受けずに）
、現状の８ドット／馴の解像度から１６ドット／ｍｍ、
３２ドット／Ｍなる解像度へとセンサの高密度化が可能
となる。また、全ての光電変換素子２ｌが同一の信号出
力線２３に接続されているので、後述する信号処理系も
１つの回路系で済み簡略化できる。さらには、外部から
の制御信号ＣＰにより同一ブロック内の光電変換素子２
１の選択を行うので、マトリックス配線回路に比べて配
線数が少なくて済み、シフトレジスタ２６の各ビットか
らはブロック毎にｌ本の配線を弓出せばよく、信号の減
衰、バラツキも低減する。
ところで、第１図において、信号出力線２３に取り出さ
れた奇数ビット群、偶数ビット群別の出力を、具体的に
１ビット，２ビット，３ビット〜なる時系列のシリアル
出力するためには、信号処理系において、一旦メモリに
収納してシリアル信号としてから最終的な読取り出力と
する必要がある。このため、本実施例では、信号処理系
が電流−電圧変換用のオペアンブ３１とクロックバルス
φに同期して動作する積分器３２とピークホールド回路
３３とメモリパッファ回路３４とシリアル処理回路３５
とからなる。
れた奇数ビット群、偶数ビット群別の出力を、具体的に
１ビット，２ビット，３ビット〜なる時系列のシリアル
出力するためには、信号処理系において、一旦メモリに
収納してシリアル信号としてから最終的な読取り出力と
する必要がある。このため、本実施例では、信号処理系
が電流−電圧変換用のオペアンブ３１とクロックバルス
φに同期して動作する積分器３２とピークホールド回路
３３とメモリパッファ回路３４とシリアル処理回路３５
とからなる。
ちなみに、このような回路構成からなる本実施例の密着
型等倍光センサ３６は、概略的には第３図に示すように
ユニット構成される。即ち、透明な絶縁性基板、例えば
石英基板３７上に多数の光電変換素子２１を直線アレイ
状に配列（紙面表裏方向）させてなる光センサ部３８を
形成するとともに、同一の石英基板３７上にアナログス
イッチ部３９、駆動回路部４０（具体的には、選択タイ
ミング回路２７及びシフトレジスタ２６）を形成してな
る。これらの表面は接着剤による保護膜４ｌにより覆わ
れ、表面には保護用ガラス４２が取付けられている。こ
のような保護用ガラス４２の表面を原稿４３がペーバガ
イド４４にガイドされつつ圧接ローラ４５により搬送さ
れ、かつ、基板裏面側からスリット照射光４６により露
光され、原稿面からの反射光を光センサ部３８に導き、
上述した回路動作により読取るものである。
型等倍光センサ３６は、概略的には第３図に示すように
ユニット構成される。即ち、透明な絶縁性基板、例えば
石英基板３７上に多数の光電変換素子２１を直線アレイ
状に配列（紙面表裏方向）させてなる光センサ部３８を
形成するとともに、同一の石英基板３７上にアナログス
イッチ部３９、駆動回路部４０（具体的には、選択タイ
ミング回路２７及びシフトレジスタ２６）を形成してな
る。これらの表面は接着剤による保護膜４ｌにより覆わ
れ、表面には保護用ガラス４２が取付けられている。こ
のような保護用ガラス４２の表面を原稿４３がペーバガ
イド４４にガイドされつつ圧接ローラ４５により搬送さ
れ、かつ、基板裏面側からスリット照射光４６により露
光され、原稿面からの反射光を光センサ部３８に導き、
上述した回路動作により読取るものである。
ここに、各光電変換素子２１部分は例えば第４図に示す
ようなサンドイツチ構造として構成されている。即ち、
石英基板３７上に保訟膜４７、絶縁膜４８、金属電極４
９を順次積層形成し、さらに半導体膜５０及び保護膜５
ｌを形成し、最上位に透明電極５２を形成してなる。こ
こに、半導体膜５０は例えばａ−Ｓｔ二Ｈとａ−Ｓｔ：
Ｏｌｌｉこより形成される。一方、アナログスイッチ部
３９ないしは駆動回路部４０は第５図及び第６図に示す
ようなボリＳｉを活性層に用いたＭＯＳ型インバータ（
プレーナ型薄膜トランジスタＴＰＴ）として構成されて
いる。まず、石英基板３７上に活性層５３がパターン形
成され、その両側にｐ４形拡散層５４、ｎ４形拡散層６
０を形成する。ここに、本実施例ではアナログスイッチ
としてはｐチャネル型ＴＰＴ，ＭＯＳ型インバータに関
してはｐチャネル型ＴＦＴ１ｎチャネル型ＴＰＴにて形
成した。その上にゲート酸化膜５５を介してゲート？Ｉ
ｔ極５６を形成し、これらの表面を層間絶縁膜５７で覆
う。そして、層間絶縁ＩＩ！２５７の一部にコンタクト
ホール５８を形成し、ｐ４形拡散層５４に電気的に導通
する金属電極５９を形成する。このようにして、ｐ型Ｍ
ＯＳ構造のアナログスイツ．チ２４が構成されている。
ようなサンドイツチ構造として構成されている。即ち、
石英基板３７上に保訟膜４７、絶縁膜４８、金属電極４
９を順次積層形成し、さらに半導体膜５０及び保護膜５
ｌを形成し、最上位に透明電極５２を形成してなる。こ
こに、半導体膜５０は例えばａ−Ｓｔ二Ｈとａ−Ｓｔ：
Ｏｌｌｉこより形成される。一方、アナログスイッチ部
３９ないしは駆動回路部４０は第５図及び第６図に示す
ようなボリＳｉを活性層に用いたＭＯＳ型インバータ（
プレーナ型薄膜トランジスタＴＰＴ）として構成されて
いる。まず、石英基板３７上に活性層５３がパターン形
成され、その両側にｐ４形拡散層５４、ｎ４形拡散層６
０を形成する。ここに、本実施例ではアナログスイッチ
としてはｐチャネル型ＴＰＴ，ＭＯＳ型インバータに関
してはｐチャネル型ＴＦＴ１ｎチャネル型ＴＰＴにて形
成した。その上にゲート酸化膜５５を介してゲート？Ｉ
ｔ極５６を形成し、これらの表面を層間絶縁膜５７で覆
う。そして、層間絶縁ＩＩ！２５７の一部にコンタクト
ホール５８を形成し、ｐ４形拡散層５４に電気的に導通
する金属電極５９を形成する。このようにして、ｐ型Ｍ
ＯＳ構造のアナログスイツ．チ２４が構成されている。
このようなアナログスイッチ２４に対して選択タイミン
グ回路２７（第５図及び第６図では図示を省略する）を
介してＣＭＯＳ構造のシフトレジスタ２６が構成されて
いる。このシフトレジスタ２６もアナログスイッチ２４
と同一構造である。これらの表面は保ＭＰＡ４ｌにより
覆われている。
グ回路２７（第５図及び第６図では図示を省略する）を
介してＣＭＯＳ構造のシフトレジスタ２６が構成されて
いる。このシフトレジスタ２６もアナログスイッチ２４
と同一構造である。これらの表面は保ＭＰＡ４ｌにより
覆われている。
また、シフトレジスタ２６は論理回路的には第７図（ａ
）又は（ｂ）に示すように構成されている。
）又は（ｂ）に示すように構成されている。
即ち、ＮＯＲゲート等によるデータ安定化回路６１を経
てデータが入力されるものであり、クロツクバルスφ又
はφが入力されるクロツクドゲートインバータ６２と通
常のインバータ６３とを交互に組合せたものである。こ
こに、第７図（ａ）はスタティック型シフトレジスタの
場合のロジックを示し、同図（ｂ）はダイナミック型シ
フトレジスタの場合のロジックを示す。また、第８図は
その各−部の動作波形のタイミングチャートを示す。
てデータが入力されるものであり、クロツクバルスφ又
はφが入力されるクロツクドゲートインバータ６２と通
常のインバータ６３とを交互に組合せたものである。こ
こに、第７図（ａ）はスタティック型シフトレジスタの
場合のロジックを示し、同図（ｂ）はダイナミック型シ
フトレジスタの場合のロジックを示す。また、第８図は
その各−部の動作波形のタイミングチャートを示す。
第９図及び第ｌＯ図に変形例を示す。これは、シフトレ
ジスタ２６からの各ビット出力がＬレベルの時に選択さ
れるようにしたものであり、ＮＡＮＤゲート３０に対す
る入力として、シフトレジスタ２６側の出力をインバー
タ２９により反転させるようにしたものである。この変
形例によれば、レイアウト上、ＮＡＮＤゲート３０，Ｎ
ＯＲゲート２８及びインバータ２９をブロック毎に縦列
的に配列させることができる。よって、基板長手力向に
占めるシフトレジスタ２６の１ビットの占有面積に対し
現状のＴＰＴ寸法のまま使用できる。
ジスタ２６からの各ビット出力がＬレベルの時に選択さ
れるようにしたものであり、ＮＡＮＤゲート３０に対す
る入力として、シフトレジスタ２６側の出力をインバー
タ２９により反転させるようにしたものである。この変
形例によれば、レイアウト上、ＮＡＮＤゲート３０，Ｎ
ＯＲゲート２８及びインバータ２９をブロック毎に縦列
的に配列させることができる。よって、基板長手力向に
占めるシフトレジスタ２６の１ビットの占有面積に対し
現状のＴＰＴ寸法のまま使用できる。
つづいて、請求項２記載の発明の一実施例を第１１図及
び第１２図により説明する。前記実施例で示した部分と
同一部分は同一符号を用いて示す。
び第１２図により説明する。前記実施例で示した部分と
同一部分は同一符号を用いて示す。
本実施例は、シフトレジスタ２６の１ビットに対して光
電変換素子２１及びｐチャネル型のアナログスイッチ２
４をｎ個ずつブロック化して割当てるとともに、これら
のアナログスイッチ２４とシフトレジスタ２６との間に
選択タイミング回路６４を設けたものである。この選択
タイミング回路６４はシフトレジスタ２６等を駆動させ
るタイミング信号であるクロックパルスφの１／２の周
期のクロックパルス、本実施例では第１２図に示すよう
にデュティ比がｌ／ｎＸｌｏｏ％なるｎ相のクロツクパ
ルスφ８，φ，，〜 φｎにより同ブロック内の各光電
変換素子２１ （＝アナログスイッチ２４）を順次選択
させるものである。これらのクロツクバルスφ１，φ１
，〜 φｎは各アナログスイッチ２４に直列に接続され
たｐチャネル型のクロックドゲート構戒のアナログスイ
ッチ６５のゲートに与えられている。また、シフトレジ
スタ２６の各ビットはクロックバルスφ，φに交互に同
期して出力されるものであり、例えばシフトレジスタ２
６の１ビット口出力と２ビット目出力とを考えると、１
ビット目後半と２ビット目前半とが重なる。このような
重なりを避けてセンサ出力を得るため、本実施例では、
各アナログスイッチ２４に対して直列にｎチャネル型の
アナログスイッチ６６を接続し、これらのアナログスイ
ッチ６６をブロック毎にまとめて、シフ１・レジスタ２
６の次ビット出力がこれらのゲートに与えられている。
電変換素子２１及びｐチャネル型のアナログスイッチ２
４をｎ個ずつブロック化して割当てるとともに、これら
のアナログスイッチ２４とシフトレジスタ２６との間に
選択タイミング回路６４を設けたものである。この選択
タイミング回路６４はシフトレジスタ２６等を駆動させ
るタイミング信号であるクロックパルスφの１／２の周
期のクロックパルス、本実施例では第１２図に示すよう
にデュティ比がｌ／ｎＸｌｏｏ％なるｎ相のクロツクパ
ルスφ８，φ，，〜 φｎにより同ブロック内の各光電
変換素子２１ （＝アナログスイッチ２４）を順次選択
させるものである。これらのクロツクバルスφ１，φ１
，〜 φｎは各アナログスイッチ２４に直列に接続され
たｐチャネル型のクロックドゲート構戒のアナログスイ
ッチ６５のゲートに与えられている。また、シフトレジ
スタ２６の各ビットはクロックバルスφ，φに交互に同
期して出力されるものであり、例えばシフトレジスタ２
６の１ビット口出力と２ビット目出力とを考えると、１
ビット目後半と２ビット目前半とが重なる。このような
重なりを避けてセンサ出力を得るため、本実施例では、
各アナログスイッチ２４に対して直列にｎチャネル型の
アナログスイッチ６６を接続し、これらのアナログスイ
ッチ６６をブロック毎にまとめて、シフ１・レジスタ２
６の次ビット出力がこれらのゲートに与えられている。
つまり、あるブロックｋ中のｎ個の光電変換素子２ｌを
駆動させているビット出力前半の間は、次のブロック（
ｋ＋１）中のｎ個の光電変換素子２１を駆動させないよ
うにするためのものである。
駆動させているビット出力前半の間は、次のブロック（
ｋ＋１）中のｎ個の光電変換素子２１を駆動させないよ
うにするためのものである。
本実施例によっても、前記実施例と同様の効果が得られ
る。
る。
なお、選択タイミング回路６４において、クロックドゲ
ート構成のアナログスイッチ６５を省略し、第１３図に
示すように各クロックパルスφφ・，〜 φｎをｎチャ
ネル型のアナログスイッチ６６のソースに印加させるよ
うにしてもよい。
ート構成のアナログスイッチ６５を省略し、第１３図に
示すように各クロックパルスφφ・，〜 φｎをｎチャ
ネル型のアナログスイッチ６６のソースに印加させるよ
うにしてもよい。
発明の効果
本発明は、上述したように構成したので、シフトレジス
タの各１ビットにより複数個の光電変換素子を駆動させ
るため、光電変換素子数に対してシフトレジスタを構成
する薄膜トランジスタ数は少なくてよく、よって、光電
変換素子を高密度化したとしてもシフトレジスタを構成
するＴＰＴを同程度に高密度化する必要はなく、作製上
での基板伸縮等の影饗を受けずに、センサとしての高密
度化が可能となり、また、全ての光電変換素子が同一の
信号出力線に接続されているため、信号処，理系も１つ
の回路系で済み簡略化でき、さらには、外部からの所定
周期の制御信号又は所定周期のクロックパルスにより同
一ブロック内の光電変換素子の選択を行うので、出力側
にノイズを生じないとともに、マトリックス配線回路に
比べて配線数が少なくて済み、かつ、シフトレジスタの
各ビットからはブロック毎に１本の配線を引出せばよく
、信号の減衰、バラッキも低減させることができる。
タの各１ビットにより複数個の光電変換素子を駆動させ
るため、光電変換素子数に対してシフトレジスタを構成
する薄膜トランジスタ数は少なくてよく、よって、光電
変換素子を高密度化したとしてもシフトレジスタを構成
するＴＰＴを同程度に高密度化する必要はなく、作製上
での基板伸縮等の影饗を受けずに、センサとしての高密
度化が可能となり、また、全ての光電変換素子が同一の
信号出力線に接続されているため、信号処，理系も１つ
の回路系で済み簡略化でき、さらには、外部からの所定
周期の制御信号又は所定周期のクロックパルスにより同
一ブロック内の光電変換素子の選択を行うので、出力側
にノイズを生じないとともに、マトリックス配線回路に
比べて配線数が少なくて済み、かつ、シフトレジスタの
各ビットからはブロック毎に１本の配線を引出せばよく
、信号の減衰、バラッキも低減させることができる。
第ｌ図ないし第８図は請求項１記載の発明の一実施例を
示すもので、第ｌ図は回路図、第２図はそのタイミング
チャート、第３図は読取り装置としての構成例を示す概
略断面図、第４図は光電変換素子構造を示す断面図，第
５図はＴＰＴ構造を示す平面的構或図、第６図はその断
面図、第７図はシフトレジスタのロジック回路図、第８
図はその動作を示すタイミングチャート、第９図は変形
例を示す回路図、第１０図はそのタイミングチャート、
第１１図及び第１２図は請求項２記載の発明の一実施例
を示すもので、第１１図は回路図、第ｌ２図はそのタイ
ミングチャート、第１３図は変形例を示す回路図、第１
４図ないし第１６図は各々異なる従来例を示す回路図で
ある。 ２１・・・光電変換素子、２２・・・光センサ、２３信
号出力線、２４・・・アナログスイッチ、２６フトレジ
スタ、２７・・・選択タイミング回路、６・・・選択タ
イミング回路、ＣＰ・・・外部信号、φ１φ，，〜，φ
ｎ・・・クロツクパルス 出 願 人 株式会社 リ コ代 理 人 柏 木 Ｊ，３図 ，％ ＪＺ鱒 ３，１３図 ３ルＲ ８ ，％ ，１５図 印 ３」６○
示すもので、第ｌ図は回路図、第２図はそのタイミング
チャート、第３図は読取り装置としての構成例を示す概
略断面図、第４図は光電変換素子構造を示す断面図，第
５図はＴＰＴ構造を示す平面的構或図、第６図はその断
面図、第７図はシフトレジスタのロジック回路図、第８
図はその動作を示すタイミングチャート、第９図は変形
例を示す回路図、第１０図はそのタイミングチャート、
第１１図及び第１２図は請求項２記載の発明の一実施例
を示すもので、第１１図は回路図、第ｌ２図はそのタイ
ミングチャート、第１３図は変形例を示す回路図、第１
４図ないし第１６図は各々異なる従来例を示す回路図で
ある。 ２１・・・光電変換素子、２２・・・光センサ、２３信
号出力線、２４・・・アナログスイッチ、２６フトレジ
スタ、２７・・・選択タイミング回路、６・・・選択タ
イミング回路、ＣＰ・・・外部信号、φ１φ，，〜，φ
ｎ・・・クロツクパルス 出 願 人 株式会社 リ コ代 理 人 柏 木 Ｊ，３図 ，％ ＪＺ鱒 ３，１３図 ３ルＲ ８ ，％ ，１５図 印 ３」６○
Claims (1)
- 【特許請求の範囲】 １、一端を同一の１本の信号出力線に接続した多数の光
電変換素子からなる光センサと、前記光電変換素子に個
別に接続されたアナログスイッチと、薄膜トランジスタ
により形成されて各１ビットにより複数個の光電変換素
子を駆動させるシフトレジスタと、このシフトレジスタ
と前記アナログスイッチとの間に接続されて前記シフト
レジスタの全ビットを走査する時間に等しい周期の外部
信号に基づき各ビットに対する各光電変換素子を選択さ
せる選択タイミング回路とからなることを特徴とする等
倍光センサ。 ２、一端を同一の１本の信号出力線に接続した多数の光
電変換素子からなる光センサと、前記光電変換素子に個
別に接続されたアナログスイッチと、薄膜トランジスタ
により形成されて各１ビットにより複数個の光電変換素
子を駆動させるシフトレジスタと、このシフトレジスタ
と前記アナログスイッチとの間に接続されて前記シフト
レジスタを駆動させるクロックパルスの１／２の周期の
クロックパルスに基づき各ビットに対する複数の各光電
変換素子を順次選択させる選択タイミング回路とからな
ることを特徴とする等倍光センサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01190851A JP3140753B2 (ja) | 1989-07-24 | 1989-07-24 | 等倍光センサ |
| US07/554,462 US5060071A (en) | 1989-07-24 | 1990-07-19 | Full-size optical sensor device having improved driving means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01190851A JP3140753B2 (ja) | 1989-07-24 | 1989-07-24 | 等倍光センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0354958A true JPH0354958A (ja) | 1991-03-08 |
| JP3140753B2 JP3140753B2 (ja) | 2001-03-05 |
Family
ID=16264832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01190851A Expired - Fee Related JP3140753B2 (ja) | 1989-07-24 | 1989-07-24 | 等倍光センサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5060071A (ja) |
| JP (1) | JP3140753B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822002B2 (ja) * | 1990-03-27 | 1996-03-04 | 富士ゼロックス株式会社 | イメージセンサ及びその駆動方法 |
| US5299013A (en) * | 1991-07-25 | 1994-03-29 | Dyna Image Corp. | Silicon butting contact image sensor with two-phase shift register |
| JP3189990B2 (ja) * | 1991-09-27 | 2001-07-16 | キヤノン株式会社 | 電子回路装置 |
| JPH07236029A (ja) * | 1993-12-29 | 1995-09-05 | Xerox Corp | コンパクト・ドキュメント・イメージャ |
| US6690493B1 (en) * | 1996-02-22 | 2004-02-10 | Canon Kabushiki Kaisha | Photoelectric conversion device and driving method therefor |
| JP3897389B2 (ja) * | 1996-02-22 | 2007-03-22 | キヤノン株式会社 | 光電変換装置の駆動方法及び光電変換装置 |
| US6031570A (en) * | 1997-03-19 | 2000-02-29 | Omnivision Technologies, Inc. | Image acquisition and processing system |
| JP3667058B2 (ja) * | 1997-11-19 | 2005-07-06 | キヤノン株式会社 | 光電変換装置 |
| US7009644B1 (en) | 1999-12-15 | 2006-03-07 | Logitech Europe S.A. | Dynamic anomalous pixel detection and correction |
| US6995794B2 (en) * | 1999-06-30 | 2006-02-07 | Logitech Europe S.A. | Video camera with major functions implemented in host software |
| JP4024608B2 (ja) * | 2001-07-16 | 2007-12-19 | 株式会社リコー | デジタル計算装置、動作情報記録システム |
| JP2003216310A (ja) * | 2001-09-28 | 2003-07-31 | Ricoh Co Ltd | キー操作監視方法、描画情報取得方法、キー操作再生方法、これらの方法をコンピュータに実行させるプログラムおよび画像形成装置 |
| US20030133136A1 (en) * | 2001-12-27 | 2003-07-17 | Tsutomu Ohishi | Method for generating and launching application for information processing apparatus and image forming apparatus |
| US20030140174A1 (en) * | 2002-01-08 | 2003-07-24 | Tsutomu Ohishi | Method for generating application for information processing apparatus and image forming apparatus |
| US20030218765A1 (en) * | 2002-04-26 | 2003-11-27 | Tsutomu Ohishi | Apparatus for controlling launch of application and method |
| JP4365148B2 (ja) * | 2002-07-19 | 2009-11-18 | 株式会社リコー | 画像形成装置及びラッピング処理方法並びにプログラム |
| EP1398948B1 (en) * | 2002-09-13 | 2013-11-06 | Ricoh Company, Ltd. | Image forming apparatus, methods used therein and a computer readable storage medium |
| JP2004297792A (ja) * | 2003-03-13 | 2004-10-21 | Ricoh Co Ltd | 画像形成装置及び機能キー割り付け方法 |
| US7933033B2 (en) | 2003-07-29 | 2011-04-26 | Ricoh Company, Ltd. | Image forming apparatus, image processing method, image processing program and recording medium |
| US20050115243A1 (en) * | 2003-12-01 | 2005-06-02 | Adle Donald L. | Flywheel vane combustion engine |
| US20050169814A1 (en) * | 2004-01-30 | 2005-08-04 | Joshua Rosenthal | Portable vaporizer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58221562A (ja) * | 1982-06-18 | 1983-12-23 | Fuji Xerox Co Ltd | 原稿読取装置 |
| US4673821A (en) * | 1983-09-27 | 1987-06-16 | Kyocera Corporation | Photoelectric converter device having reduced output noise |
| JPS60218870A (ja) * | 1984-04-16 | 1985-11-01 | Canon Inc | フオトセンサアレイ |
| JPS6139570A (ja) * | 1984-07-31 | 1986-02-25 | Canon Inc | 長尺イメ−ジセンサユニツト |
| KR900002808B1 (ko) * | 1984-07-26 | 1990-04-30 | 가부시끼 가이샤 도시바 | 화상 판독 장치 |
| JPS61262356A (ja) * | 1985-05-16 | 1986-11-20 | Fuji Electric Co Ltd | 密着型イメ−ジセンサ |
| JPS6331161A (ja) * | 1986-07-24 | 1988-02-09 | Tokyo Electric Co Ltd | 光電変換装置 |
-
1989
- 1989-07-24 JP JP01190851A patent/JP3140753B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-19 US US07/554,462 patent/US5060071A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5060071A (en) | 1991-10-22 |
| JP3140753B2 (ja) | 2001-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3140753B2 (ja) | 等倍光センサ | |
| JP4609970B2 (ja) | 液晶表示装置 | |
| US9053985B2 (en) | Semiconductor device having a contact pattern electrically connecting at least three conductive layers | |
| US5585817A (en) | Apparatus and a method for inputting/outputting an image | |
| JP4163416B2 (ja) | 液晶表示装置 | |
| JP4310939B2 (ja) | シフトレジスタ及び電子装置 | |
| KR940006157B1 (ko) | 구동회로를 구비한 액정표시장치 | |
| KR100468562B1 (ko) | 고선명 액정 표시 장치 | |
| JP3809750B2 (ja) | シフトレジスタ及び電子装置 | |
| US6577068B2 (en) | Electro-optical element driving circuit, electro-optical device, and electronic device | |
| JP5158148B2 (ja) | 撮像装置 | |
| JP3800863B2 (ja) | 表示装置 | |
| US7151523B2 (en) | Bi-directional shift register and display device using same | |
| US6492972B1 (en) | Data signal line driving circuit and image display apparatus | |
| JP4045446B2 (ja) | トランジスタアレイ及び画像処理装置 | |
| US20130187837A1 (en) | Matrix substrate, detecting device, and detecting system | |
| JP3720036B2 (ja) | Ｃｍｏｓイメージセンサ | |
| US4862275A (en) | Readout of charge packets from area imager CCD using an inverter-chain shift register | |
| KR100433981B1 (ko) | 개선된 화상신호 구동회로를 갖는 디스플레이장치 | |
| JP4008777B2 (ja) | 表示装置 | |
| JP2993074B2 (ja) | イメージセンサ及びその駆動方法 | |
| US6683593B2 (en) | Liquid crystal display | |
| JP2702714B2 (ja) | デコーダ装置 | |
| JPH0491556A (ja) | 読み取り装置 | |
| JPH0645578A (ja) | 薄膜イメージセンサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |