JPH0355830B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば血圧計などに用いられる液晶
表示装置に関する。

従来かかる類のバーグラフの表示装置があるが
これは変動量の表示と設定値の２系統の表示が行
なえるもので、血圧計などの表示装置として好都
合なものである。しかしながらこの表示を行なわ
せるための駆動電圧値の種類が多く、また電圧値
相互間が整数倍の関係をもつていないため、容易
にそれらの電圧値が得難く、回路構成が複雑にな
り、消費電流も多いなどの欠点があつた。

そこで本発明は、電圧０，V0，2V0のいずれ
かからなる４種類のコモンパルスおよび４種類の
セグメントパルスをそれぞれコモン電極およびセ
グメント電極に選択的に供給し、回路構成を簡素
化でき、低電圧駆動が可能で、良好な表示が得ら
れる液晶表示装置を提供するものである。

以下図面に基づいて本発明の一実施例を説明す
る。第１図において、１は端子a₀に供給されるパ
ルスを計数し、２進化10進出力を発生する１桁の
カウンタ、２はカウンタ１の桁上げパルスを計数
して２進化10進出力を発生する２桁目のカウンタ
である。端子a₀には、表示対象に対応するパルス
が集合されており、これは、例えば変動測定量の
基準値に対する百分率を表示せんとする場合に
は、演算された百分率の値に相当する数のパルス
になる。また血圧計の表示装置として用いる場合
には、血圧計で測定された値に相当するパルスが
供給されるが、この場合はさらに３桁目のカウン
タが必要であり、目盛もそれに合わせる必要があ
る。

本例では前者の変動量の百分率と特定時刻にお
けるその時の保持する場合の表示例について説明
する。３および４は、それぞれカウンタ１および
２の出力値を記憶する記憶回路を構成するメモリ
ラツチ回路であり、計時装置（図示せず。）から
特定時刻に端子b₀に供給されるパルスによつて上
記記憶動作が行なわれる。５および６は、それぞ
れカウンタ１および２の各出力値が10進に変換さ
れ、それに相当する端子に出力を発生するととも
にそれ以前の各端子にも出力状態を保持する積算
タイプのデコーダであり、積算出力回路を構成す
る。７および８はメモリラツチ回路３および４の
出力値を10進に変換し、その値に相当する端子に
のみ出力を発生するデコーダである。９はカウン
タ２とメモリラツチ回路４の各出力値が一致した
ときに、検出出力を発生する一致回路である。１
０および１１はカウンタ２およびメモリラツチ回
路４の各出力値の偶奇に応じて出力発生順位を変
更する出力値位変換回路である。１２は後に述べ
るセグメント電極に選択的に電圧を印加するセグ
メント電圧供給回路である。１３は同じく後に述
べるコモン電極に選択的に電圧を印加するコモン
電圧供給回路である。これらの電圧供給回路の出
力によつて、後述する表示素子の点灯を制御す
る。４ａ，４ｂはインバータである。セグメント
電圧供給回路１２とコモン電圧供給回路１３によ
つてパルス供給回路を構成している。

第２図および第３図は第１図示のコモン電圧供
給回路１３およびセグメント電圧供給回路１２か
らパルス電圧の供給を受けるコモン電極およびセ
グメント電極の配設パターンを示す。１４ａ〜１
４ｊはコモン電極であり、互いに絶縁されてい
る。１５は各コモン電極１４ａ〜１４ｊに対向す
る10個を１群とするセグメント電極を示してい
る。各コモン電極１４ａ〜１４ｊに対向する10個
のセグメント電極１５…１５は隣接する10個のセ
グメント電極とその境界線に対して対称に位置し
ているものどうしを共通に接続してある。１６は
セグメント電極１５…１５の一部と対向する位置
に配設してあり、目盛を形成させるための目盛用
コモン電極である。各コモン電極とセグメント電
極との間に液晶を介在して構成される表示素子に
ついては、従来技術に基づいて当業者が容易に実
施できるものであるから省略する。

第４図は第１図示の積算タイプのデコーダ５の
詳細回路図であり、５ａはカウンタ１の２進化10
進出力を10進にデコーダし、対応する出力端子a₀
〜a₉のいずれか一端子に論理値“１”（以下“１”
という。）を発生するデコーダである。17〜20は
オアゲート回路である。

第５図は第１図示の出力順位変換回路１０の詳
細回路図であり、２１〜３０はアンドゲート回路
３１〜３５はオアゲート回路である。

第６図は第１図示のセグメント電圧供給回路１
２の詳細回路図であり、３６〜４７はアンドゲー
ト回路、４８〜６１は入力“１”でオン、論理値
“０”（以下“０”という。）でオフになるアナグ
ロスイツチ、６２〜６８はインバータである。

第７図は第１図示のコモン電圧供給回路１３の
詳細回路図であり、６９〜７８はアンドゲート回
路であり、７９〜８９は第６図示と同様なアナロ
グスイツチ、９０〜９５はインバータである。

第８図Ａはセグメントパルスを発生する第２の
パルス発生回路、第８図Ｂはコモンパルスを発生
する第１のパルス発生回路を示したものであり、
９６〜１１５は上記と同様なアナログスイツチ、
１１６〜１２０はオアゲート回路、１２１はタイ
ミングパル発生回路であり、クロツクパルス発生
回路１２２から例えば256Hzのパルス入力がある
ごとに端子p₁、p₂およびp₃に順次パルスを発生す
る。１２３はフリツプフロツプ回路である。

第９図は第８Ａ，Ｂの各端子S₁〜S₄およびC₁
〜C₄に、一周期Ｔに発生されるパルス電圧と両
パルス電圧の差の電圧波形W₁〜W₁₆を示す図表
である。同図において、端子S1〜S4にそれぞれ
セグメント電極選択パルス、第１のセグメント電
極半選択パルス、第２のセグメント電極半選択パ
ルスおよびセグメント電極非選択パルスが生じ、
端子C1〜C4にそれぞれコモン電極全選択パルス、
第１のコモン電極半選択パルス、第２のコモン電
極半選択パルスおよびコモン電極非選択パルスが
生じるものである。またパルスW1〜W3、W5、
W6、W9、W11およびW13がオン電圧となり、パ
ルスW4、W7、W8、W10、W12およびW14〜
W16がオフ電圧となるものである。ここで、端子
s₁〜s₄に生じているパルス電圧は、周期Ｔとその
間に生じる電圧V₀のパルスの総発生時間t₀との比
t₀／Ｔが２／６、電圧2V₀のパルスの総発生時間
をt₁としたとき、比t₁／Ｔが２／６のパルス電圧
を示している。端子C₁およびC₄のパルス電圧は、
比t₀／Ｔが４／６、t₁／Ｔが１／６、端子C₂およ
びC₃は、t₁／Ｔが３／６のパルス電圧を示してい
る。

なお電圧波形W₁〜W₃，W₅，W₆，W₉，W₁₁お
よびW₁₃のいずれかが周期的に印加されたとき
に、その表示素子が点灯し、その他の電圧波形に
おいては、表示素子は非点灯となるように設定し
てある。

以下一例としてカウンタ１および２「25」メモ
リラツチ回路３および４に「30」が記憶された場
合の表示について説明する。第１図示のカウンタ
１の出力値は「５」であるため、第４図示のデコ
ーダ５ａの端子a₅に“１”、したがつてオアゲー
ト回路の端子x₅（回路構成の周期性により省略）
に“１”を生じる。この論理値は前段のオアゲー
ト回路に順次入力され、端子x₀〜X₄に“１”を
生じ、その他の端子a₆〜a₉に“０”を生じる。こ
れらの理論値は出力順位変換回路１０に印加され
るが、カウンタ２の内容が「２」、すなわち偶数
であるため、端子a₁が“１”、端子b₁が“０”に
なる。その結果第５図示のアンドゲート回路２
１，２３，２５，２７および２９が開き、アンド
ゲート回路２２，２４，２６，２８および３０が
閉じる。したがつて端子i₀〜i₅が“１”、端子i₆〜
i₀が“０”になる。

一方メモリラツチ回路３についてみると、その
値は「０」、したがつてデコーダ７の端子y₀が
“１”、端子y₁〜y₉が“０”になり、出力順位変換
回路１１に入力される。ここでメモリラツチ回路
４の値は「３」、すなわち奇数であるから端子a₂
が“０”、端子b₂が“11”になる。出力順位変換
回路１１は第５図示と同様な構成であるため、同
図を参照し、端子j₉が“１”、端子j₀〜j₃が“０”
になることがわかる。以上の各端子の値がセグメ
ント電圧供給回路１２に印加されるため、第６図
より端子i₀〜j₀，…，i₅−j₅に対応する各４つのア
ンドゲート回路のうち、図面上左から２つ目の出
力が“１”、端子i₆〜j₆，i₈〜j₈の各４つのアンド
ゲート回路のうち、図面上左から４つ目の出力が
“１”、端子i₉〜j₉についてはアンドゲート回路４
６の出力が“１”になる。したがつて、各アンド
ゲート回路に対応するアナログスイツチ回路５
１，５５…６１がオンになる。ところで、第１図
示のカウンタ２とメモリラツチ回路４の各値は相
違しているため、一致回路９の端子ｍは“０”に
保持されており、第６図示のアナログスイツチ４
９がオン、アナログスイツチ４８がオフになる。
そのため、端子e₀〜e₅には端子s₂に印加されてい
るパルス電圧が生じ、端子e₆〜e₃には、端子s₄に
印加されているパルス電圧が生じ、端子e₉には、
端子s₃に印加されているパルス電圧が生じる。

コモン電極側についてみると、カウンタ２およ
びメモリラツチ回路４の各値は「２」および
「３」であるから、積算タイプのデコーダ６の単
位k₀〜k₂が“１”、端子k₃〜k₉が“０”、デコーダ
８の端子q₃が“１”、端子q₀〜q₂および端子q₄〜
q₉が“０”になる。したがつて第７図において、
端子g₀およびg₁に端子c₁に印加されているパルス
電圧、端子g₂に端子c₂に印加されているパルス電
圧、端子g₃に端子c₃に印加されているパルス電
圧、端子g₄〜g₉に端子c₄に印加されているパルス
電圧および端子ｄに端子c₁に印加されているパル
ス電圧が生じる。

そこで第９図を参照すると、端子g₀およびg₁に
接続したコモン電極と端子e₀〜c₉と導電的に接続
しているセグメント電極、端子g₂に接続している
コモン電極と端子e₀〜e₅に導電的に接続している
セグメント電極、端子g₃に接続しているコモン電
極と端子e₉に導電的に接続しているセグメント電
極および目盛用コモン電極１６とすべてのセグメ
ント電極とを構成要素とする表示素子が点灯す
る。点灯状態を示したのが第１０図であり、ハツ
チングで示した表示素子が点灯している。

このようにして、カウンタ１および２の計数値
とメモリラツチ回路３および４の記憶内容が点灯
される。

なお、本実施例における動作マージン（点灯電
圧の実効値／非点灯電圧の実効値）は√５になり
電極間に印加される最大電圧値は低いが動作マー
ジンは大きな値を示している。

本実施例では、バーグラフについて説明した
が、必らずしもこれに限らず、サークル状に形成
した表示装置としてもよい。

以上詳述した通り、本発明は電圧０，V0，
2V0のいずれかによつて４種類のコモンパルスお
よび４種類のセグメントパルスを構成し、これら
のパルスによつて積算表示およびポインタとなる
特定値表示を行うようにしたので、電圧値の種類
が少なく、かつV0とその２倍の電圧だけですむ
ため、これらの電圧を作成するための電源回路が
簡単に構成できる。しかも低電圧で消費電流が少
なく、高い動作マージンで、コモン電極数にかか
わらず積算表示と指針表示、目盛表示等の特定値
表示が同時に行えるなどの効果を奏する。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図はその
電気回路図、第２図はバーグラフ表示部のコモン
電極の配設パターンの平面図、第３図は同表示部
のセグメント電極の配設パターンの平面図、第４
図は第１図示の積算用デコーダの詳細回路図、第
５図は第１図示の出力順位変換回路の詳細回路図
第６図は第１図示のセグメント電圧供給回路の詳
細回路図、第７図はコモン電圧供給回路の詳細回
路図、第８図Ａ、，Ｂはセグメント電圧供給回路
およびコモン電圧供給回路に印加される電圧のパ
ルス発生回路、第９図はコモン電極とセグメント
電極に印加される電圧波形と両電極間の電圧波形
を示す図表、第１０図はバーグラフの点灯表示状
態を示す説明図である。 １，２……カウンタ、３，４……メモリラツチ
回路、５，６……積算タイプのデコーダ、７，８
……デコーダ、９……一致回路、１０，１１……
出力順位変換回路、１２……セグメント電圧供給
回路、１３……コモン電圧供給回路。

Claims (1)

1. 【特許請求の範囲】 １ セグメント電極を近接して配設し、各一群の
   上記セグメント電極ごとにコモン電極を対向して
   配設し、隣接する群の対称位置にあるセグメント
   電極どうしを接続し、上記セグメント電極とコモ
   ン電極間に液晶を介在して表示素子を構成し、 計数出力を発生するカウンタを設け、 上記カウンタの出力を受けて積算出力を発生す
   る積算出力回路を設け、 特定値を記憶する記憶回路を設け、 電圧０，V0，2V0のいずれかからなるコモン
   電極全選択パルス、第１のコモン電極半選択パル
   ス、第２のコモン電極半選択パルスおよびコモン
   電極非選択パルスの４種類のコモンパルスを発生
   する第１のパルス発生回路を設け、 電圧０，V0，2V0のいずれかからなるセグメ
   ント電極選択パルス、第１のセグメント電極半選
   択パルス、第２のセグメント電極半選択パルスお
   よびセグメント電極非選択パルスの４種類のセグ
   メントパルスを発生する第２のパルス発生回路を
   設け、 上記積算出力回路および上記記憶回路の出力値
   に対応して第１のパルス発生回路からのパルスを
   選択的に各コモン電極に供給し、第２のパルス発
   生回路からのパルスを選択的に各セグメント電極
   に供給するパルス供給回路を設け、 上記コモン電極全選択パルスと上記各セグメン
   トパルスとの電位差によつて表示素子にオン電圧
   を印加し、 上記第１のコモン電極半選択パルスと上記セグ
   メント電極選択パルスおよび上記第１のセグメン
   ト電極半選択パルスとの電位差によつて表示素子
   にオン電圧を印加し、上記第１のコモン電極半選
   択パルスと上記第２のセグメント電極半選択パル
   スおよび上記セグメント電極非選択パルスとの電
   位差によつて表示素子にオフ電圧を印加し、 上記第２のコモン電極半選択パルスと上記セグ
   メント電極選択パルスおよび上記第２のセグメン
   ト電極半選択パルスとの電位差によつて表示素子
   にオン電圧を印加し、上記第２のコモン電極半選
   択パルスと上記第１のセグメント電極半選択パル
   スおよび上記セグメント電極非選択パルスとの電
   位差によつて表示素子にオフ電圧を印加し、 上記コモン電極非選択パルスと上記各セグメン
   トパルスとの電位差によつて表示素子にオフ電圧
   を印加し、 表示素子によつて積算表示および特定値表示を
   行うことを特徴とする液晶表示装置。