JPH0357088A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置技術さらにはデータ処
理用ＬＳＩ内部のバスの構成方式に適用して特に有効な
技術に関し、例えばデジタル信号処理装置に利用して有
効む技術に関する。

［従来の技術］ マイクロプロセッサやデジタル信号処理プロセッサのよ
うなデータ処理用ＬＳＩは，内部の各機能同路ブロック
間がバスを介して接続されているる。

このうち、デジタル信珍処理プロセッサは、縦続接続さ
れた乗算器と加算器を有し、パイプライン方式を採用す
ることにより、浮動小数点演算やデジタル・フィルタに
必要な積和演算を高速で実行できるようにされている。

第４図に従来のデジタル信号処理プロセッサの構成例が
示されている。

図において、１は、演算されろ数（以下オペランドと称
する）を格納するデータＲＡＭで、２は所定の演算に使
用される係数等の入るデータＲＯＭで、データＲＡＭ１
およびデータＲ　Ｏ　Ｍ　２に格納されているオペラン
ドや各種係数は、マルチプレクサ３を介してデータレジ
スタ４ａ，４ｂに供給され、このレジスタから乗算器５
に供給されるる。乗算器５での演算結果は乗算値レジス
タ６に一旦保持され，加減算機能を有する加算器７に供
給されるようにされている。加算器７において算出され
た演算結果は、一旦アキュームレータ８に保持されてか
ら、データバス９を介して再び演算器５や７に０（給さ
れたり上記データＲＡＭＩ内に格納されるようになって
いる。

また、上記データバス９は，入出力ボート１０を介して
、外部装置との間でデータの入出力が可能にされている
。

さらに，上記アキュームレータ８とデータＲＡＭ　ｌ間
のデータの転送や乗算器５，加算器７等を所定の演算ア
ルゴリズムに従って動作させるためのマイクロプログラ
ムが格納されたインストラクションＲＯＭＩＩが設けら
れている。インストラクションＲＯＭＩＩは、プログラ
ムカウンタ１２によってマイクロ命令（制御語）の読出
しが行なわれる．読み出されたマイクロ命令はインスト
ラクション・レジスタ１３に保持され、コントロール・
ロジック１４に供給される。コントロール・ロジック１
４はマイクロ命令をデコードし、かつ適当なタイミング
で各種制御信号を形成して、プロセッサ内の各部にり（
給してそれらをシーケンシャルに動作させる。これによ
って所望の演算ヘタが実行される。

第４図に示すデジタル信号処理プロセッサは、乗算器５
と加算器７およびそれらの演ｔ７．結果を一時保持する
レジスタ６やアキュームレータ８がカスケード接続され
ているため，パイプライン処理が可能とむる。

すなわち、第１の命令を実行中に第２の命令をフェッチ
して、第２の命令実行では第１の命令による乗算結果や
，前命令の入力データを用いて演算を行なうことができ
、演算速度が向−Ｉニされる。

なお、デジタル信号処理プロセッサについては［１経マ
グロウヒル社刊行「日経エレクトロニクス」１９８６年
８月２５日号、第２０１頁〜第２０９頁参照。

［発明が解決しようとする課題］ しかしながら，上記のようなパイプライン方式のプロセ
ッサにあっては乗算器と加算器およびそれらの演算結果
を一時保持するアキュームレータがカスケード接続され
ているため，バス９を演算実行部の周囲をぐるっと回す
ように配設しなければならず、バスの全長が長くなって
負荷容量が増大し、高速化を図ることが困短になるとい
う問題点があった・ また，乗算のみ繰り返し実行したり、加算のみ繰り返し
実行したい場合もあり、それらを並行して実行させるに
はバス９をマルチバス構成とせざるを得ないため、バス
の占有面積が増大し、チップサイズが大きくなるという
問題点があった。

本発明の目的は、バスの負荷容量を低減し、特にパイプ
ライン方式のプロセッサにおいて処理速度の向上を可能
にするバス構成技術を提償することにある。

本発明の他の目的は、実質的なバス本数を増大させるこ
となく容易にマルチバス構成を実現し、もって並列処理
を可能にしてプロセッサの処理能力を向上させ，かつチ
ップサイズの増大を抑えることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＬＳＩチップに例えば十字状にバスを配設し
，その交点にバス切換え回路を設けるとともに．ＬＳＩ
の各機能ごとに回路をブロックに分割し、各回路ブロッ
クをバスの両側に配置して各々バスに接続しておき、デ
ータを転送したいブロック間が最短の経路となるように
バス切換え回路を制御してバス間の接続を行なうもので
ある。

［作用］ 上記した手段によれば、各回路ブロックに接続されるバ
スの見かけ上の長さが短くなって負荷容量が低減され、
バスのプリチャージ／ディスチャージに要する時間が短
縮される。

また、バス切換え回路により分割されたバスのうち任意
の２つずつをそれぞれ接続するよ．うにバス切換え回路
を制御することでマルチバス構成による並列処理が可能
となり，チップ面積を増加させることなく処理能力を向
上させるという上記目的を達成することができる。

［実施例］ 第１図は本発明の一実施例を適用したＬＳＩチップ全体
の構成例を示す。

この実施例では、ｒ，　Ｓ　Ｉ　１が４つの回路ブロッ
ク２Ａ，２Ｔ３，２Ｃ，２Ｄ｝：分割され．ＬＳＩチッ
プの略中央に十字状にバス３が配設されている．バス３
はその交点に、交点にバス切換え回路４が配設され４つ
の分割バス３ａ，３ｂ，３ｃ＋　３ｄに分割されている
． バス切換え回路４は４つの回路ブロック２Ａ〜２Ｄのう
ち一つの回路ブロックに設けられた制御口路によって制
御され、各分割バス３８〜３ｄのうち｛Ｅｆｌの２つも
しくは３つを選択し５あるいは４つ全部を相互に接続で
きるような構成にされている。しかも、バス切換え回路
４は、例えば第２図に示す分割バス３ａと３｝）間を接
続しているとき、他の分割バス３ｃと：喀ｄ間も同時に
接続できるように構成されている。さｒ，に、バス切換
え回路４は４つの分割バス３．′１〜３ｄをすべて別々
に切断できるようにもされていろ。

各回路ブロック２Ａ〜２Ｄは、各々それに面する２つの
分割バスに接続されている．すなわちブロック２Ａは分
割バス３ａと３ｂに、ブロック２Ｂは分割バス３ｂと３
０に、ブロック２Ｃは分υ１バス３ｃと３ｄに、そして
ブロック２Ｄは分割バス３ｄと３８にそれぞれ接続され
ている。その＋４合、すべてのブロックを双方向バッフ
ァを介して２つのバスにｔ！ｔ＋１してもよいし７．一
方は人カバッファ、他方は出力バッファを介して分割バ
スに接続するようにしてもよい。また、同一ブ１コック
内の２つ以上の回路が同一の分割バスに接続されていて
もよい。

次に、デジタル信珍処理プロセッサを１１１にとって、
第３図のように単純化したモデルを用いて本発明の作用
を詳しく説明する。

第３図のモデルでは、ブロック２Ａに乗算器とレジスタ
等からなる乗算部ＭＵＬ．ブロック２ＢにメモリＭＥＭ
．ブロック２Ｃに加算器とアキュームレータ等からなる
加算部ＡＤＤ．ブロック２Ｄに制御部ＣＮＴを配置して
いる。

−ヒ記モデルのプロセッサにおいて、例えばパイプライ
ン方式で積和演算を実行する場合、バス切換え回路４に
よって分割バス３ａと３０を、また同時に分割バス３ｂ
と３ｄを接続する。このような状態において、先ずメモ
リＭＥＭからバス３ｃ上にオペランドを出力し，分割バ
ス３ａを経て乗算部ＭｔＪＬへ送る。乗算部ＭＩＪＬに
おける乗算結果は、分割バス３ｂ上に出力し、分割バス
３ｄを経て加算部ＡＤＤへ送る。加算部ＡＤＤにおける
演算結果は分割バス３ｃ上へ出力し，再び分割バス３ａ
を経て乗算部ＭＵＬへ送る。加算部ＡＤＤにおける最後
の演算結果をメモリＭＥＭへ格納するときは、分割バス
３Ｃ上へ出力し、それをメモリ’Ａ　Ｅ　Ｍへ入れる。

この場合、バス切換え回路４によって分割バス３ｃを他
のす八での分割バスから切り離しておくことができる。

メモリは通常１ポートであるので、ここでは分割バス３
Ｃにのみ接続してある．ただし、１つのポートを２つの
分割バス３ｂ，３ｃの両方へ１″！続しておいたり、デ
ュアルポートのメモリヲ使って各ボートを２つのバスに
接続するようにしてもよい。

上記モデルのプロセッサの場合、乗算部ＭｔＪＬでの演
算結果をメモリＭＥＭに入れるときは，バス切換え回路
４によって分割バス３ｂと３０を接続してやればよい。

また、乗算のみを繰り返し実行したいときはバス切換え
回路４によって分割バス３ａと３ｂを接続し，加算のみ
を繰り返し実行したいときは分割バス３ｃと３ｄを接続
してやればよい。

上記実施例においては、乗算部ＭＵＬと加算部ＡＤＤ間
等でデータを転送する場合あるいは一方の演算のみ繰り
返すとき、各ブロックには全バス長の２分のｌまたは４
分の１の長さのバスしか擾統されないので、バスのプリ
チャージ／ディスチャージに要する時間が短くなり、デ
ータ転送速度が速くなる。

また、分割バス３ａと３ｂを接続して乗算部ＭＵＬにお
ける乗算のみ繰り返し実行しているとき、バス切換え同
路４により残りの分割バス３ｃと３ｄを接続してやれば
、加算部ＡＤＤにおける演算を並行して実行させること
ができる．従って、一つのバス系でマルチバスを構成す
ることができる。

なお、上記実施例ではバスを十字状に配置したが、バス
の配置はそれに限定されず例えば本状あるいは＃状に配
置してもよい。

以上説明したように上記実施例は．ＬＳＩチップに例え
ば十字状にバスを配設し、その交点にバス切換え回路を
設けるとともに、ＬＳＩの各機能ごとに回路をブロック
に分割し、各回路ブロックをバスの両側に配置して各々
バスに接続しておき、データを転送したいブロック間が
最短の経路となるようにバス切換え回路を制御してバス
間の接続を行なうようにしたので、各回路ブロックに接
続されるバスの見かけ上の長さが短くなって負荷容量が
低減され、バスのブリチャージ／ディスチャージに要す
る時間が短縮され動作速度を速くすることができる。

また、バス切換え回路により分割されたバスのうち任意
の２つずつをそれぞれ接続するようにバス切換え回路を
制御することでマルチバス構成による並列処理が可能と
なり、チップ面積を増加させることなく処理能力を向上
させることができるという効果がある。

以上本発明者によってなされた発明を実施例にＬ（づき
具体的に説明したが，本発明は上記大飽例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもむい。例えば上記実施例では
バスを十字状に配置しその交点にバス切換え回路を設け
ているが，バλは必ずしも交差させる必要はなく，一直
線で長い場合あるいは第４図の例のととくコの字状であ
る場合にも、その途中にバス切換え回路を設けることで
局所的処理に際してバスの負荷容量を減らすようにする
ことも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデジタル信号処理プ
ロセッサに適用した場合を例にとって説明したが、この
発明はそれに限定されるものでなく、マイクロコンピュ
ータその他バスを有する半導体集積回路一般に利用でき
る．この発明は持にパイプライン方式のデータ処理装置
に有効である。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち，バスの負荷容量を低減し、特にパイプライン
方式のプロセッサにおいて処理速度を向上させるととも
に、実質的なバス本数を増大させることなくマルチバス
を構成できるようになり，これによって並列処理が可能
となりプロセッサの処理能力が向上し、かつチップサイ
ズの増大を抑えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＬ　Ｓ　Ｉ全体のレイ
アウト構成図、 第２図はバス切換え回路の接続状態の一例を示す説明図
、 第３図は本発明をデジタル信号処理に適用する場合の一
例を示す構成図， 第４図は従来のデジタル信診処理装置の構成例を示すブ
ロック図である。 １・・・・ＬＳＩチップ、２ａ〜２Ｄ・・・・同路ブ口
ック、３・・・・バス、３ａ〜３ｄ・・・・分割バス、
４・・・・バス切換え回路。

Claims (1)

1. 【特許請求の範囲】 １、半導体チップ上に交差するバスを配置し、その交点
   にバス切換え回路を設けるとともに、回路を複数のブロ
   ックに分割してチップ上に配置し、各ブロックをそれぞ
   れ近傍の分割バスに接続させてなることを特徴とするデ
   ータ処理装置。 ２、上記バス切換え回路は、そこに集まるすべての分割
   バスのうち任意の２つをすべて接続／分離できるように
   構成されていることを特徴とする請求項１記載のデータ
   処理装置。 ３、上記バスは十字状に配置されていることを特徴とす
   る請求項１または２記載のデータ処理装置。