JPH0357235A - 半導体素子設計法 - Google Patents
半導体素子設計法Info
- Publication number
- JPH0357235A JPH0357235A JP1193022A JP19302289A JPH0357235A JP H0357235 A JPH0357235 A JP H0357235A JP 1193022 A JP1193022 A JP 1193022A JP 19302289 A JP19302289 A JP 19302289A JP H0357235 A JPH0357235 A JP H0357235A
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- JP
- Japan
- Prior art keywords
- chip
- positions
- lead frame
- electrode pads
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子設計法に関し、特に、半導体素子に
おける入出力端子である電極パッドの配置設計に関する
。
おける入出力端子である電極パッドの配置設計に関する
。
従来、この種の半導体素子設計法は、まず、ＣＡＤ（Ｃ
ｏｍｐｕｔｏｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）によ
り回路・論理設計を行ない、引き続き、ＣＡＤにより、
製造の際に使用するパターン設計である論理回路素子の
配置及び配線の引き回し等のレイアウト設計で行なわれ
ている。
ｏｍｐｕｔｏｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）によ
り回路・論理設計を行ない、引き続き、ＣＡＤにより、
製造の際に使用するパターン設計である論理回路素子の
配置及び配線の引き回し等のレイアウト設計で行なわれ
ている。
また、半導体チップの入出力端子である電極パッドは、
前述の設計の際に、自動的に決められるので、半導体チ
ップを乗せるリードフレームに関しては、その半導体チ
ップの外形とか、電極パッドの数などから搭載できるよ
うにリードフレームが設計されていた。
前述の設計の際に、自動的に決められるので、半導体チ
ップを乗せるリードフレームに関しては、その半導体チ
ップの外形とか、電極パッドの数などから搭載できるよ
うにリードフレームが設計されていた。
しかしながら、従来の半導体素子設計では、電極パッド
の位置座標は、あらかじめレイアウト設計で決定されて
いるので、半導体チップ毎にその半導体チップに合うリ
ードフレームを選定するか、あるいは設計していたため
、多大な設計工数を必要といていた欠点があった。特に
、近年、パッケージの多様化に伴ない、数種の相異なる
外形の半痺体装置の要求が急増しており、益々、数種の
リードフレームを設計しなければならないといった欠点
もあった． 本発明の目的は、かかる問題を解消する半導体素子設計
法を提供することである。
の位置座標は、あらかじめレイアウト設計で決定されて
いるので、半導体チップ毎にその半導体チップに合うリ
ードフレームを選定するか、あるいは設計していたため
、多大な設計工数を必要といていた欠点があった。特に
、近年、パッケージの多様化に伴ない、数種の相異なる
外形の半痺体装置の要求が急増しており、益々、数種の
リードフレームを設計しなければならないといった欠点
もあった． 本発明の目的は、かかる問題を解消する半導体素子設計
法を提供することである。
本発明の半導体素子設計法は、少なくとも二つのリード
フレームの図形データと一つの半導体チップの図形デー
タをＣＡＤ装置に入力する工程と、それぞれの前記リー
ドフレームの結線すべき接続点を基点として前記半導体
チップの電極パッド配列ライン上に結線可能範囲をワイ
ヤリング基準により設定する工程と、この工程で得られ
たそれぞれの結線可能範囲より共通する結線可能範囲を
設定し、前記半導体チップ上の電極パッド位置を設計す
る工程とを含んで横或される。
フレームの図形データと一つの半導体チップの図形デー
タをＣＡＤ装置に入力する工程と、それぞれの前記リー
ドフレームの結線すべき接続点を基点として前記半導体
チップの電極パッド配列ライン上に結線可能範囲をワイ
ヤリング基準により設定する工程と、この工程で得られ
たそれぞれの結線可能範囲より共通する結線可能範囲を
設定し、前記半導体チップ上の電極パッド位置を設計す
る工程とを含んで横或される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）及び（ｃ）は本発明の半導体素子
設計法の一実施例を説明するための半導体素子を示す平
面図、第２図は本発明の半導体素子設計法の一実施例を
説明するためのフローチャートである。ここで、この実
施例を理解し易いために、、第１図（ａ）及び（ｂ）に
示すように、二種類のリードフレームがあると仮定する
。
設計法の一実施例を説明するための半導体素子を示す平
面図、第２図は本発明の半導体素子設計法の一実施例を
説明するためのフローチャートである。ここで、この実
施例を理解し易いために、、第１図（ａ）及び（ｂ）に
示すように、二種類のリードフレームがあると仮定する
。
この半導体素子設計法は、まず、第１図（ａ＞に示すリ
ードフレーム及び半導体チップ３の外形データ（ＸＹ座
標値）を、第２図に示すように、〔リードフレーム図形
データ入力〕及び〔半導体チップ図形データ入力〕で、
ＣＡＤ装置に入力する。次に、〔リードフレームと半導
体チップとを結線〕で、ＣＡＤ装置によりシミュレーシ
ョンを行ない、リードフレームの搭載部２に半導体チッ
プ３を搭載し、半導体チップ３の電極パッドの中心を結
ぶパッド配列ライン５の仮りに設定した架空電極パッド
位置とこれに対応するインナーリード１とを結線する。
ードフレーム及び半導体チップ３の外形データ（ＸＹ座
標値）を、第２図に示すように、〔リードフレーム図形
データ入力〕及び〔半導体チップ図形データ入力〕で、
ＣＡＤ装置に入力する。次に、〔リードフレームと半導
体チップとを結線〕で、ＣＡＤ装置によりシミュレーシ
ョンを行ない、リードフレームの搭載部２に半導体チッ
プ３を搭載し、半導体チップ３の電極パッドの中心を結
ぶパッド配列ライン５の仮りに設定した架空電極パッド
位置とこれに対応するインナーリード１とを結線する。
次に、〔ワイヤリング基準を満足するか〕で、仮りに配
線した線が、所定の長さ以内かあるいは配線の水平線に
対する傾き角度が所定値以内かといったワイヤリング基
準と比較し、その所定値内にあるか否かを判断する。も
し、ワイヤリング基準に適合していなければ、架空電極
パッドの位置をずらして再度結線する。このようにして
、〔電極パッドの位置範囲を設定〕で、各インナーリー
ド１と結線すべく電極パッドの設定する位置の範囲、す
なわち、結線可能範囲４が決められる。
線した線が、所定の長さ以内かあるいは配線の水平線に
対する傾き角度が所定値以内かといったワイヤリング基
準と比較し、その所定値内にあるか否かを判断する。も
し、ワイヤリング基準に適合していなければ、架空電極
パッドの位置をずらして再度結線する。このようにして
、〔電極パッドの位置範囲を設定〕で、各インナーリー
ド１と結線すべく電極パッドの設定する位置の範囲、す
なわち、結線可能範囲４が決められる。
一方、第１図（ｂ）に示すリードフレームも同様の工程
を経て、結線可能範囲４ａを求める。次に、〔（ａ）、
（ｂ）の電極パッドのそれぞれの位置範囲により電極パ
ッドの位置設定〕で、第１図（ｃ）に示すように、第ｌ
図（ａ）及び（ｂ）に示すリードフレームに共通した位
置範囲で最も配線の短くなる位置に電極パッドの位置、
すなわち、パッド座標６を設定する。
を経て、結線可能範囲４ａを求める。次に、〔（ａ）、
（ｂ）の電極パッドのそれぞれの位置範囲により電極パ
ッドの位置設定〕で、第１図（ｃ）に示すように、第ｌ
図（ａ）及び（ｂ）に示すリードフレームに共通した位
置範囲で最も配線の短くなる位置に電極パッドの位置、
すなわち、パッド座標６を設定する。
以上説明した実施例は二つの異なったリードフレームで
説明したが、異なったリードフレームが二つ以上あって
も同様にこの実施例の設計法を行なえば、違ったパッケ
ージに実装出来る半導体素子が得られるという利点があ
る。
説明したが、異なったリードフレームが二つ以上あって
も同様にこの実施例の設計法を行なえば、違ったパッケ
ージに実装出来る半導体素子が得られるという利点があ
る。
第３図（ａ）及び（ｂ）は本発明の半導体素子設計法の
一実施例を利用して設計した場合を説明するための半導
体素子を示す平面図である。また、前述の場合と異なり
、例えば、第３図（ａ＞及び（ｂ）に示すように、半導
体チップ３上に、結線可能範囲４ｂ及び４ｃが設定され
る以外に、電極パッドが回路設計上で固定される固定バ
ッド７が存在する場合は、第２図に示す、サブルーチン
動作をバイパスして電極パッド位置設計することも出来
る。
一実施例を利用して設計した場合を説明するための半導
体素子を示す平面図である。また、前述の場合と異なり
、例えば、第３図（ａ＞及び（ｂ）に示すように、半導
体チップ３上に、結線可能範囲４ｂ及び４ｃが設定され
る以外に、電極パッドが回路設計上で固定される固定バ
ッド７が存在する場合は、第２図に示す、サブルーチン
動作をバイパスして電極パッド位置設計することも出来
る。
以上説明したように本発明は、ＣＡＤ装置に半導体チッ
プの図形データ及び使用する二つ以上のリードフレーム
の図形データとを入力し、それぞれのリードフレームの
接続点を基点にして、ワイヤリング基準を比較判断し、
リードフレームと半導体素子上の接続すべき電極パッド
の共通位置を設計することによって、異なったリードフ
レームに搭載出来る半導体素子設計法が得られるという
効果がある。
プの図形データ及び使用する二つ以上のリードフレーム
の図形データとを入力し、それぞれのリードフレームの
接続点を基点にして、ワイヤリング基準を比較判断し、
リードフレームと半導体素子上の接続すべき電極パッド
の共通位置を設計することによって、異なったリードフ
レームに搭載出来る半導体素子設計法が得られるという
効果がある。
第１図（ａｍ （ｂ）及び（ｃ）は本発明の半導体素
子設計法の一実施例を説明するための半導体素子を示す
平面図、第２図は本発明の半導体素子設計法の一実施例
を説明するためのフローチャート、第３図（ａ）及び（
ｂ）は本発明の半導体素子設計法の一実施例を利用して
設計した場合を説明するための半導体素子を示す平面図
である．１・・・インナーリード、２・・・塔載部、３
・・・半導体チップ、４、４ａ、４ｂ、４Ｃ・・・結線
可能範囲、５・・・パッド配列ライン、６・・・パッド
座標、７・・・固定パッド。
子設計法の一実施例を説明するための半導体素子を示す
平面図、第２図は本発明の半導体素子設計法の一実施例
を説明するためのフローチャート、第３図（ａ）及び（
ｂ）は本発明の半導体素子設計法の一実施例を利用して
設計した場合を説明するための半導体素子を示す平面図
である．１・・・インナーリード、２・・・塔載部、３
・・・半導体チップ、４、４ａ、４ｂ、４Ｃ・・・結線
可能範囲、５・・・パッド配列ライン、６・・・パッド
座標、７・・・固定パッド。
Claims (1)
- 少なくとも二つのリードフレームの図形データと一つの
半導体チップの図形データをＣＡＤ装置に入力する工程
と、それぞれの前記リードフレームの結線すべき接続点
を基点として前記半導体チップの電極パッド配列ライン
上に結線可能範囲をワイヤリング基準により設定する工
程と、この工程で得られたそれぞれの結線可能範囲より
共通する結線可能範囲を設定し、前記半導体チップ上の
電極パッド位置を設計する工程とを含んでいることを特
徴とする半導体素子設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193022A JPH0357235A (ja) | 1989-07-25 | 1989-07-25 | 半導体素子設計法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193022A JPH0357235A (ja) | 1989-07-25 | 1989-07-25 | 半導体素子設計法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357235A true JPH0357235A (ja) | 1991-03-12 |
Family
ID=16300874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193022A Pending JPH0357235A (ja) | 1989-07-25 | 1989-07-25 | 半導体素子設計法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784171A (en) * | 1992-06-24 | 1998-07-21 | Sony Corporation | Printing method, printing device, printing head, container vessel for containing printing object and printing method for cassettes |
-
1989
- 1989-07-25 JP JP1193022A patent/JPH0357235A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784171A (en) * | 1992-06-24 | 1998-07-21 | Sony Corporation | Printing method, printing device, printing head, container vessel for containing printing object and printing method for cassettes |
| US5815282A (en) * | 1992-06-24 | 1998-09-29 | Sony Corporation | Cassette having color-printed recessed and conveyed surfaces |
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