JPH0357558B2 - - Google Patents
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- Publication number
- JPH0357558B2 JPH0357558B2 JP56104157A JP10415781A JPH0357558B2 JP H0357558 B2 JPH0357558 B2 JP H0357558B2 JP 56104157 A JP56104157 A JP 56104157A JP 10415781 A JP10415781 A JP 10415781A JP H0357558 B2 JPH0357558 B2 JP H0357558B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cell
- transistor
- dummy
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶回路に関するものであり、
ダミーセルとセンス回路を用いた高速低消費電力
の新規なリードオンリメモリ回路を提供するもの
である。
ダミーセルとセンス回路を用いた高速低消費電力
の新規なリードオンリメモリ回路を提供するもの
である。
従来の半導体マスクリードオンメモリでは１つ
絶縁ゲート型電界効果トランジスタによつて構成
される１トランジスタ型メモリセルが用いられ、
このトランジスタと負荷のトランジスタを直列に
接続し、両トランジスタの相互コンダクタンスの
比を利用してメモリセルの情報を読み出す方式が
用いられてきた。
絶縁ゲート型電界効果トランジスタによつて構成
される１トランジスタ型メモリセルが用いられ、
このトランジスタと負荷のトランジスタを直列に
接続し、両トランジスタの相互コンダクタンスの
比を利用してメモリセルの情報を読み出す方式が
用いられてきた。
第１図は従来の代表的な半導体マスクリードオ
ンメモリを示す図であり、１，２，３は負荷のデ
プレツシヨン型MIS型トランジスタ、４，７，
９，１２はメモリセルのエンハンスメント型MIS
トランジスタ（以下単にトランジスタと記す）、
５，６，８，１０，１１は前記メモリセルと反対
の情報すなわち前記メモリセルの情報が“０”な
らば“１”を、前記メモリセルの情報が“１”な
らば“０”を保持するメモリセルであり、これら
のメモリセル中にはトランジスタは存在しない。
１３，１４，１５は電圧源である。１７は列選択
手段、１６は行選択手段である。列１８，１９，
２０はメモリセルのトランジスタのゲート電極に
接続され、行２１，２３，２３はメモリセルのト
ランジスタのドレイン電極に接続されている。
ンメモリを示す図であり、１，２，３は負荷のデ
プレツシヨン型MIS型トランジスタ、４，７，
９，１２はメモリセルのエンハンスメント型MIS
トランジスタ（以下単にトランジスタと記す）、
５，６，８，１０，１１は前記メモリセルと反対
の情報すなわち前記メモリセルの情報が“０”な
らば“１”を、前記メモリセルの情報が“１”な
らば“０”を保持するメモリセルであり、これら
のメモリセル中にはトランジスタは存在しない。
１３，１４，１５は電圧源である。１７は列選択
手段、１６は行選択手段である。列１８，１９，
２０はメモリセルのトランジスタのゲート電極に
接続され、行２１，２３，２３はメモリセルのト
ランジスタのドレイン電極に接続されている。
この半導体マスクリードオンリメモリの動作は
概略以下のようである。列選択手段１７によつて
列１８，１９，２０，……のうちの１つの列が選
択される。たとえば、列１９が選択されたとす
る、メモリセル７，８，９の情報がそれぞれ行２
１，２２，２３に読み出される。すなわち行２１
はトランジスタ７が導通するので負荷のトランジ
スタ１の相互コンダクタンスとするトランジスタ
２の相互コンダクタンスとの比で決まる一定の低
電圧になる。行２２はメモリセル８にトランジス
タがないので負荷のトランジスタ２によつて一定
の高電位になる。行２３はトランジスタ９が導通
するため行２１と同様に一定の低電位になる。こ
れらの各行に読み出された情報のうち、必要な情
報が行選択手段により選択されて半導体マスクリ
ードオンメモリの出力となる。
概略以下のようである。列選択手段１７によつて
列１８，１９，２０，……のうちの１つの列が選
択される。たとえば、列１９が選択されたとす
る、メモリセル７，８，９の情報がそれぞれ行２
１，２２，２３に読み出される。すなわち行２１
はトランジスタ７が導通するので負荷のトランジ
スタ１の相互コンダクタンスとするトランジスタ
２の相互コンダクタンスとの比で決まる一定の低
電圧になる。行２２はメモリセル８にトランジス
タがないので負荷のトランジスタ２によつて一定
の高電位になる。行２３はトランジスタ９が導通
するため行２１と同様に一定の低電位になる。こ
れらの各行に読み出された情報のうち、必要な情
報が行選択手段により選択されて半導体マスクリ
ードオンメモリの出力となる。
従来のリードオンリメモリでは負荷のトランジ
スタの相互コンダクタンスとメモリセルのトラン
ジスタの相互コンダクタンスとの比を利用して情
報を読み出す方式をとつていたため、負荷のトラ
ンジスタの相互コンダクタンスをメモリセルのト
ランジスタの相互コンダクタンスに比べて小さく
しなければならず、従つて読み出し線（第１図に
おける行２１，２２，２３）が低電位から高電位
になるのに要する時間が長く、それ故にアクセス
時間が長くなつていた。
スタの相互コンダクタンスとメモリセルのトラン
ジスタの相互コンダクタンスとの比を利用して情
報を読み出す方式をとつていたため、負荷のトラ
ンジスタの相互コンダクタンスをメモリセルのト
ランジスタの相互コンダクタンスに比べて小さく
しなければならず、従つて読み出し線（第１図に
おける行２１，２２，２３）が低電位から高電位
になるのに要する時間が長く、それ故にアクセス
時間が長くなつていた。
第１図のような半導体マスクリードオンメモリ
ではアクセス時間を短くするためには列が選択さ
れてから行の電位が選択された列のメモリセルに
保持されている情報、すなわちトランジスタがあ
るかないかによつて決まる一定の低電位または高
電位になるまでの時間を短くしなければならな
い。そのためには負荷のトランジスタおよびメモ
リセルのトランジスタの相互コンダクタンスを大
きくしなければならない。しかし負荷のトランジ
スタおよびメモリセルのトランジスタの相互コン
ダクタンスを大きくすることは消費電力の増大を
招く。
ではアクセス時間を短くするためには列が選択さ
れてから行の電位が選択された列のメモリセルに
保持されている情報、すなわちトランジスタがあ
るかないかによつて決まる一定の低電位または高
電位になるまでの時間を短くしなければならな
い。そのためには負荷のトランジスタおよびメモ
リセルのトランジスタの相互コンダクタンスを大
きくしなければならない。しかし負荷のトランジ
スタおよびメモリセルのトランジスタの相互コン
ダクタンスを大きくすることは消費電力の増大を
招く。
このような従来の方式によれば、メモリセルの
トランジスタおよび負荷のトランジスタの相互コ
ンダクタンスを大きくしてアクセス時間を短縮す
ると、必然的に消費電力が大きくなるという欠点
があつた。
トランジスタおよび負荷のトランジスタの相互コ
ンダクタンスを大きくしてアクセス時間を短縮す
ると、必然的に消費電力が大きくなるという欠点
があつた。
本発明は上記従来の欠点を除去するもので、ダ
ミーセルおよび微少な電位差を増幅する高感度セ
ンス回路を用い、かつ負荷のトランジスタを必要
としない回路構成にしてアクセス時間が短く、か
つ消費電力の少ない半導体リードオンメモリを提
供するものである。以下、本発明を詳細に説明す
る。
ミーセルおよび微少な電位差を増幅する高感度セ
ンス回路を用い、かつ負荷のトランジスタを必要
としない回路構成にしてアクセス時間が短く、か
つ消費電力の少ない半導体リードオンメモリを提
供するものである。以下、本発明を詳細に説明す
る。
第２図は本発明の実施例の半導体マスクリード
オンリメモリを示す回路図である。図中３１，３
２，３３および４６，４７，４８はダミーセルの
トランジスタ、３５，３６，３７，３８，４０，
４２はダミーセルのトランジスタ３１，３２，３
３および４６，４７，４８のいずれよりも相互コ
ンダクタンスの大きいメモリセルのトランジス
タ、３４，３９，４１，４３，４４，４５は前記
メモリセルと反対の情報を保持するトランジスタ
のないメモリセルである。これらのメモリセルお
よびダミーセルの各トランジスタのドレイン電極
は、それぞれビツト線７５，７６，７７，７８，
７９，８０に接続され、ソース電極はおのおの接
地されている。
オンリメモリを示す回路図である。図中３１，３
２，３３および４６，４７，４８はダミーセルの
トランジスタ、３５，３６，３７，３８，４０，
４２はダミーセルのトランジスタ３１，３２，３
３および４６，４７，４８のいずれよりも相互コ
ンダクタンスの大きいメモリセルのトランジス
タ、３４，３９，４１，４３，４４，４５は前記
メモリセルと反対の情報を保持するトランジスタ
のないメモリセルである。これらのメモリセルお
よびダミーセルの各トランジスタのドレイン電極
は、それぞれビツト線７５，７６，７７，７８，
７９，８０に接続され、ソース電極はおのおの接
地されている。
前記ビツト線はセンス回路６４，６５，６６に
接続され、プリチヤージ回路６１，６２，６３に
よつて一定の電位にプリチヤージされる。７３，
７４は情報の読み出し線であり、トランジスタ４
９，５０，５１，５２，５３，５４を介して前記
ビツト線に接続されている。トランジスタ４９〜
５４のゲート電極５５，５６，５７，５８，５
９，６０には行選択回路の出力が印加され、選択
された行のビツト線と情報の読み出し線とがトラ
ンジスタ４９〜５４を介して接続される。列選択
回路８１，８２はメモリセルのトランジスタのゲ
ート電極に接続されたワード線６８，６９，７
０，７１，……およびダミーセルのトランジスタ
のゲート電極に接続されたダミーワード線６７，
７２を選択する。これらの回路は、各センス回路
を介して、それぞれ左右対称となつている。
接続され、プリチヤージ回路６１，６２，６３に
よつて一定の電位にプリチヤージされる。７３，
７４は情報の読み出し線であり、トランジスタ４
９，５０，５１，５２，５３，５４を介して前記
ビツト線に接続されている。トランジスタ４９〜
５４のゲート電極５５，５６，５７，５８，５
９，６０には行選択回路の出力が印加され、選択
された行のビツト線と情報の読み出し線とがトラ
ンジスタ４９〜５４を介して接続される。列選択
回路８１，８２はメモリセルのトランジスタのゲ
ート電極に接続されたワード線６８，６９，７
０，７１，……およびダミーセルのトランジスタ
のゲート電極に接続されたダミーワード線６７，
７２を選択する。これらの回路は、各センス回路
を介して、それぞれ左右対称となつている。
以下、図面に従つて動作を詳細に説明する。プ
リチヤージ回路６１，６２，６３によつてビツト
線７５，７６，７７，７８，７９，８０が一定の
電位にあらかじめプリチヤージされる。列選択回
路８１，８２によつてワード線６８，６９，７
０，７１，……の１つとダミーワード線６７，７
２のいずれか一方とが選択される。たとえば、ワ
ード線６９が選択されたとすると、同時に、セン
ス回路を介して、反対側のダミーワード線７２が
選択される。従つてトランジスタ３７，３８およ
び４６，４７，４８がオンになる。なお、ダミー
セルのトランジスタはその相互コンダクタンスが
メモリセルのトランジスタの相互コンダクタンス
の約半分程度に選定されている。従つて、ビツト
線７８，７９の電位がビツト線７５，７６，７７
の電位に比べて約２倍の速さで下降する。ビツト
線８０の電位はプリチヤージ状態のままで変化し
ない。
リチヤージ回路６１，６２，６３によつてビツト
線７５，７６，７７，７８，７９，８０が一定の
電位にあらかじめプリチヤージされる。列選択回
路８１，８２によつてワード線６８，６９，７
０，７１，……の１つとダミーワード線６７，７
２のいずれか一方とが選択される。たとえば、ワ
ード線６９が選択されたとすると、同時に、セン
ス回路を介して、反対側のダミーワード線７２が
選択される。従つてトランジスタ３７，３８およ
び４６，４７，４８がオンになる。なお、ダミー
セルのトランジスタはその相互コンダクタンスが
メモリセルのトランジスタの相互コンダクタンス
の約半分程度に選定されている。従つて、ビツト
線７８，７９の電位がビツト線７５，７６，７７
の電位に比べて約２倍の速さで下降する。ビツト
線８０の電位はプリチヤージ状態のままで変化し
ない。
その結果、列選択回路によつて選択されたメモ
リセルにトランジスタのあるビツト線７８，７９
では、その電位が反対側のビツト線７５，７６の
電位よりも低くなり、列選択回路によつて選択さ
れたメモリセルにトランジスタのないビツト線８
０では、その電位が反対側のビツト線７７の電位
よりも高くなる。これらの左右のビツト線の電位
差をセンス回路６４，６５，６６によつて増幅す
るが、センス回路として高感度センス回路を利用
すれば、トランジスタ３７，３８および４６，４
７，４８がオンになる期間はごく短時間で十分で
あり、従つてセンス回路をダイナミツク動作をな
す回路、いわゆるダイナミツク型回路によつて構
成すれば、センス回路によつて消費される電力は
低電位側のビツト線が放電して接地電位へと向か
う際に流れる電流によるもののみとなる。
リセルにトランジスタのあるビツト線７８，７９
では、その電位が反対側のビツト線７５，７６の
電位よりも低くなり、列選択回路によつて選択さ
れたメモリセルにトランジスタのないビツト線８
０では、その電位が反対側のビツト線７７の電位
よりも高くなる。これらの左右のビツト線の電位
差をセンス回路６４，６５，６６によつて増幅す
るが、センス回路として高感度センス回路を利用
すれば、トランジスタ３７，３８および４６，４
７，４８がオンになる期間はごく短時間で十分で
あり、従つてセンス回路をダイナミツク動作をな
す回路、いわゆるダイナミツク型回路によつて構
成すれば、センス回路によつて消費される電力は
低電位側のビツト線が放電して接地電位へと向か
う際に流れる電流によるもののみとなる。
本発明によるリードオンリメモリの消費電力
は、主として、前記センス回路で消費される電力
とビツト線のプリチヤージによつて消費される電
力とからなつており、メモリセルのトランジスタ
がオンになつたときに流れる電流は、既に述べた
ように、トランジスタのオンになる期間がごく短
時間であるため、無視できる程度に小さい。従つ
て、従来のリードオンリメモリのように電源から
負荷のトランジスタとメモリセルのトランジスタ
を通つて連続的に流れる電流が無く、従来のリー
ドオンリメモリに比べてきわめて消費電力の小さ
なリードオンリメモリとなる。センス回路によつ
て増幅された前記左右の各ビツト線の電位は、ト
ランジスタ４９〜５４のゲート電極５５〜６０へ
印加される行選択回路の出力によつて選択され、
一対の読み出し線７３，７４に読み出される。
は、主として、前記センス回路で消費される電力
とビツト線のプリチヤージによつて消費される電
力とからなつており、メモリセルのトランジスタ
がオンになつたときに流れる電流は、既に述べた
ように、トランジスタのオンになる期間がごく短
時間であるため、無視できる程度に小さい。従つ
て、従来のリードオンリメモリのように電源から
負荷のトランジスタとメモリセルのトランジスタ
を通つて連続的に流れる電流が無く、従来のリー
ドオンリメモリに比べてきわめて消費電力の小さ
なリードオンリメモリとなる。センス回路によつ
て増幅された前記左右の各ビツト線の電位は、ト
ランジスタ４９〜５４のゲート電極５５〜６０へ
印加される行選択回路の出力によつて選択され、
一対の読み出し線７３，７４に読み出される。
たとえば、ビツト線７９，７６が選択される場
合についてみると、トランジスタ４９，５０，５
１，５２，５３，５４のうちでトランジスタ５
０，５３のみがオンになり、読み出し線７３，７
４はトランジスタ５０，５３を介してビツト線７
９，７６と接続される。以上のようにして本発明
によるリードオンリメモリの情報が読み出され
る。
合についてみると、トランジスタ４９，５０，５
１，５２，５３，５４のうちでトランジスタ５
０，５３のみがオンになり、読み出し線７３，７
４はトランジスタ５０，５３を介してビツト線７
９，７６と接続される。以上のようにして本発明
によるリードオンリメモリの情報が読み出され
る。
本発明によるリードオンリメモリでは、情報の
読み出しに際して、全ビツト線をあらかじめプリ
チヤージしておき、メモリセルに保持されている
情報に従つてこれらのビツト線に微少な電位変化
を起こし、この微少電位変化をダイナミツク型の
センス回路によつて増幅して情報を読み出すとい
う方式を採つているため、アクセス時間が短い。
読み出しに際して、全ビツト線をあらかじめプリ
チヤージしておき、メモリセルに保持されている
情報に従つてこれらのビツト線に微少な電位変化
を起こし、この微少電位変化をダイナミツク型の
センス回路によつて増幅して情報を読み出すとい
う方式を採つているため、アクセス時間が短い。
以上説明したように本発明による半導体マスク
リードオンメモリはダミーセルとセンス回路を利
用し、主要な回路を全てダイナミツク型の回路構
成として連続的に流れる電流を無くすることによ
つて、高速でしかもきわめて消費電力の小さなリ
ードオンリメモリとなる。
リードオンメモリはダミーセルとセンス回路を利
用し、主要な回路を全てダイナミツク型の回路構
成として連続的に流れる電流を無くすることによ
つて、高速でしかもきわめて消費電力の小さなリ
ードオンリメモリとなる。
第１図は従来のリードオンリメモリを示す回路
図、第２図は本発明の一実施例を示すメモリの回
路図である。 ３１，３２，３３，４６，４７，４８……ダミ
ーセルのトランジスタ、３４，３５，３６，３
７，３８，３９，４０，４１，４２，４３，４
４，４５……メモリセル、６４，６５，６６……
センス回路、７３，７４……読み出し線、８１，
８２……列選択回路。
図、第２図は本発明の一実施例を示すメモリの回
路図である。 ３１，３２，３３，４６，４７，４８……ダミ
ーセルのトランジスタ、３４，３５，３６，３
７，３８，３９，４０，４１，４２，４３，４
４，４５……メモリセル、６４，６５，６６……
センス回路、７３，７４……読み出し線、８１，
８２……列選択回路。
Claims (1)
- １ メモリセルがMIS型トランジスタよりなるメ
モリセルと、同MIS型トランジスタが存在しない
メモリセルとで構成され、ダミーセルが前記MIS
型トランジスタより相互コンダクタンスの小さい
MIS型トランジスタで構成されるとともに、前記
メモリセルの複数個と１個のダミーセルとが接続
されたビツト線を左右一対として、これらの各対
を、これと同数に配置された、読み出し動作前に
所定電位に充電するためのプリチヤージ回路およ
びダイナミツク動作をなすセンス回路に、それぞ
れ接続し、ワード線およびダミーワード線を前記
メモリセルおよび前記ダミーセルにそれぞれ接続
し、さらに、前記ワード線の１本と、同ワード線
に接続されたメモリセルの繋る一方のビツト線と
は一対をなす他方のビツト線に繋るダミーセルに
接続された前記ダミーワード線とを同時に選択す
る列選択回路を設けてなり、同列選択回路によつ
て選択される前記一対のビツト線相互間でのダイ
ナミツク動作中の異なる電位変化に基づく電位差
を、前記センス回路により、読み出すことを特徴
とする読み出し専用半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104157A JPS586591A (ja) | 1981-07-02 | 1981-07-02 | 読み出し専用半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104157A JPS586591A (ja) | 1981-07-02 | 1981-07-02 | 読み出し専用半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586591A JPS586591A (ja) | 1983-01-14 |
| JPH0357558B2 true JPH0357558B2 (ja) | 1991-09-02 |
Family
ID=14373220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104157A Granted JPS586591A (ja) | 1981-07-02 | 1981-07-02 | 読み出し専用半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586591A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778489A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5813519Y2 (ja) * | 1978-08-31 | 1983-03-16 | 富士通株式会社 | 半導体記憶装置 |
-
1981
- 1981-07-02 JP JP56104157A patent/JPS586591A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586591A (ja) | 1983-01-14 |
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