JPH0358263A - データ転送同期装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子回路、より詳細にはディジタル論理回路に
関する。更に詳細には、本発明は非同期的に刻時される
二つのデータバスの間でデータ転送を同期させるための
回路に関する。

（従来の技術） ディジタル電子システムにおいては、データはしばしば
データバスで転送されるが、そこではデータが並列信号
で送られ、転送はクロック信号で同期される。このよう
なシステムは、一つ以上のデータバスを持ち、バスは通
常互いに同期していない。即ち、それらは異なるクロッ
クによって動作し、そのため、互いに非同期となる。非
同期であると同時に、それらはまた通常異なった速度で
動作する。データが一つのバスから他のバスへ転送され
ねばならないとき、バスのクロック信号は何らかの方法
で同期されなければならない。これは従来、送信バス上
のクロックの立上りエッジを検出し、受信バス上の次の
立上りエッジが受信バス上にデータをラッチできるよう
にすることによって行われてきた。

バス上でデータを問題なく転送するには、データをバス
に乗せ、クロツク信号の立上りエッジがデータを宛先に
転送する前にデータを安定させなければならない。この
安定化の時間はセットアップ時間と呼ばれる。従来技術
の回路においては、二つのバスの間の転送性能は、デー
タが、送信バスからのクロックの立上りエッジまでは受
信バス上で使用可能ではないために遅くなっている。従
って、受信バスにおいて第二のセットアップ時間が必要
となり、このセットアップ時間は常に送信バスのセット
アップ及び送信クロツクの立上りエッジの後に発生する
。

また、従来の同期回路においては、送信バスのクロック
の最小パルス幅が受信クロックの周期より短い場合には
、送信クロックの立上りエッジが検出されず、転送が後
のサイクルまで起こらず、更に転送を遅れさせるか、あ
るいはシステムが機能しない可能性がある。

従来の回路は二つのバスの速度に関わりなく、同一設計
を用い、そのため、データ転送の遅れは相対速度に応じ
て異なる。即ち、これらの回路はデータ転送を最適化さ
せるために二つの周波数に適合する能力を欠いている。

これは、時にこれらの従来回路に故障を引き起こす。

このように、当該技術において、送信バスのセットアッ
プ時間中にデータＩＩ云送の発生を可能にすることによ
って、二つのデータバスの間のデータ転送の性能を向上
させる改善された方ｔ去あるいは装置が必要とされるの
は明らかである。

更に、当該技術において、受信クロックの立上りエッジ
の間に発生する送信バスのクロックパルスを検出する同
期回路が必要とされ、また更に、当該技術において、二
つのバスの速度に基づいてデータ転送を最適化すべく調
整可能な同期回路が必要とされる。

（発明が解決しようとする課題） 本発明の目的はデータバス間のデータ転送を同期させる
ための装置を提供することである。

本発明の目的は異なる速度のデータバス間のデータ転送
を同期させるための装置を提供することである。

本発明のもう一つの目的はそのようなデータ転送を実行
する時を決定するために、前のクロックのサンプルを用
いることである。

本発明のもう一つの目的は送信バスのセットアップ時間
の間に転送の開始を可能とする装置を提供することであ
る。

本発明の目的は、更に、送信クロックの最小パルス幅あ
るいは最小時間が受信バスのクロックの周期よりも短い
場合に、送信バスのクロック信号のエッジが確実に検出
されるようにすることである。

本発明の目的は、更に、幅広い送信及び受信クロック周
波数にわたって動作すべくプログラム可能な装置を提供
することである。

（課題を解決するための手段） 上記及びその他の目的は、二つのクロツクの位相の関係
が最初の時点でわかっており、かつ二つのクロックの周
波数が固定されていれば外挿によって先のどの時点の位
相関係も決定できるという原理に基づいて、同期回路に
おいて実現される。回路は、直列接続された複数のフリ
ップフロツプ回路とそれに続く直並列変換器からなる、
準安定状態を除去するためのパイプをもつ。変換器から
の並列出力信号の隣接する二つのタップが選択され、論
理積を取られて、送信バスから受信バスへのデータの転
送を可能にするために用いられるイネーブル信号を発生
する。

送信バスのクロツクは準安定バイブの第一のフリップフ
ロップ回路に入力され、バイブのフリップフロップ回路
は送信クロツクから準安定状態を除去するため受信バス
のクロックに刻時される。外抑法の原理により、準安定
パイプは任意の長さにできる。このパイプの出力は、直
列接続された準二のフリップフロップ回路群からなる直
並列変換器の入力に与えられ、受信バスのクロックに刻
時される。変換器の並列出力は選択回路に与えられ、任
意の隣接する並列出力が、選択回路に接続されたプログ
ラミングビットによって選択される。それによって、回
路を送信及び受信クロック速度の変動する比率に適応さ
せることができる。選択回路の出力は転送を可能にする
ために用いられるイネーブル信号を発生するＡＮＤゲー
トに与えられる。

送信クロックのパルス幅が受信クロツクの周期より短く
ても、分解能を向上させ、また送信クロツクの立上りエ
ッジの検出を可能にするために、第三の並列出力を選択
し最初の二つの選択された出力と組み合オ）せてもよい
。

（実施例） 以下は本発明の現在考えられている最も良い実施態様を
説明するものである。この説明は限定的な意味で取られ
るべきものではなく、単に本発明の一般的な原理を説明
する目的で行うものである。本発明の範囲は添付クレー
ムを参照して決定されねばならない。

本発明は非同期のクロックをもつ二つのデータバスの間
でデータ転送を可能にするために用いられる同期装置で
ある。典型的には、一方のバスが他方より高速であり、
一方から他方にデータを転送する際には、データ転送に
用いられる受信バスのクロツクサイクルを選択するため
の手段を講じなければならない。理想的な受信クロック
サイクルは送信バス上にデータが使用可能された後最初
に発生するサイクルである。

しかし、従来の装置においては、受信クロックサイクル
の探索は送信クロツクサイクルが始まるまでは開始され
ない。そのため、データか早く有効にされても送信クロ
ックサイクルが始まるまではデータは１１伝送されない
。本発明は、送信及び受信クロックの位相の関係が最初
の時点でわかっており、かつ二つのクロックの周波数が
わかっていれば、外挿により位相の関係はその先のいか
なる時間にも決定できるという原理に基ツいている。本
発明は送信クロツクがいつ発生するかを予測するために
外抑を用い、そのため、実際の発生からは独立している
。この独立性によって、データ転送に送信バスのセッ１
・アップ時間を利用することができ、また、もしセット
アップ時間中に受信クロックがあれば送信クロツクサイ
クルの開始前にデータ転送が開始される。

本発明の環境を第１図に示す。第１図には、（マイクロ
プロセッサｌ２の）データ転送に使用される第一のデー
タバス１４に接続された第一のマイクロプロセッサ１２
を持つ装置ｌＯを示す。第二のマイクロプロセッサ１６
が、第二のマイクロプロセッサｌ６のデータ転送に使用
される第二のデータバスｌ８に接続されている。これら
の二つのマイクロプロセッサが効率的に通信するために
、データがデータバス１４とデータバスｌ８の間で転送
されなければならない。二つのマイクロプロセッサのク
ロックが、しばしば見られるように非同期に動作する場
合、データバス１４及びデータバス１８は二つのデータ
バス間でデータ転送が行われる前に、バス同期回路２０
によって同期されなければならない。本発明の同期装置
２０は、ＣＬＫＩ信号２２を第一のデータバス１４から
受信し、またＣＬＫ２信号２４を第二のデータバス１８
から受信する。以下に説明するように、同期装置２０は
バスの一つから転送中のデータか他方のバスでいつ使用
可能にされるべきかを決定し、イネーブル信号２６を、
転送されたデータの妥当性を示す受信バスのドライハに
送る。以下に行う説明では、デ゛一夕転送が第一のデー
タバスｌ４から第二のデータバス１８に向かって説明さ
れるが、当該技術に精通する者にはデータが第二の同期
装置及びドライバを用いていずれの方向にも容易に転送
されうることか理解されよう。また、当該技術に精通す
る者には、データバスをマイクロプロセッサ以外の回路
で駆動してもよいことか理解されよう。

第２図は、第一のデータバス１４　（第１図）から第二
のデータバス１８へのデータ転送のタイムチャートを示
し、データバス１４は第二のデータバス１８より遅い速
度で刻時されることを想定している。第２図において、
データ４０はＣＬＫＩ　２２の立上りエツジ４２以前に
データバス１４　（第１図）に乗せられる。データ４０
の到着とＣＬＫＩ　２２の立上りエッジ４２との間の時
間差はデータのセットアップ時間と呼ばれる。この時間
はデータバス１４上の伝搬遅延を補償し、データバスｌ
４からデータを受け取る受信回路にセットアップ時間を
提供するために必要とされるものである。データ４０は
ＣＬＫＩ　２２の立上りエッジ４２まで活動状態であれ
ばよく、立上りエッジ４２の後は停止してもよいため、
データはバスドライバ回路２８（第１図）にラッチされ
る。このラッチされたデータは信号４４として示されて
いる。第一のデータバスからデータを転送するために、
ＣＬＫ２　２４の立上りエッジの一つが第二のデータバ
ス１８（第１図）にデータを転送するために選択されな
ければならない。二つのエッジ４６及び４８をこの転送
に用いることができる。なぜなら、ラッチされたデータ
は４６及び４８の二つのエッジの立上りの間使用可能で
あるからである。これらの二つのエッジの内どちらを使
用できるかを選択するために同期回路が必要であり、エ
ッジ４６の方がデータを早く転送し性能を向上させるた
め好適である。しかし、エツジ４６は実際にはＣＬＫＩ
　２２の立上りエツジ４２以前に発生し、従来の回路に
おいてはこのエッジは決して選択されない。

受信クロックのエッジの位置については、送信クロック
のエッジとの関係で多くのタイミング上の制約がある。

それはデータの到着と共に開始するのであるが、明らか
に第一のデータバス１４へのデータの到着の前であって
はならす、またラッチの内容４４が失われる前に発生し
なければならない。これらの制約を考慮に入れると、Ｃ
ＬＫＩのエッジとの関係で受信クロツクのエッジが発生
しうる時間の窓がある。この窓は、使用できるエッジを
一つ持つＣＬＫ２のサイクルが少なくとも一つはあるこ
とを保証するために、少なくともＣＬＫ２の１周期の長
さがなければならない。

一般にＣＬＫ２のエッジはデータ転送の待ち時間を最小
化するために、できるだけ早くこの窓の中に来ることが
望ましい。

第３図は本発明の同期回路を示す。第３図において、Ｃ
ＬＫＩ　２２のサンプルはＣＬＫ２　２４で刻時される
準安定パイブ５０のフリップフロップ５２に入る。準安
定パイプ５０の機能はＣＬＫＩ　２２から準安定状態を
除去することであり、前述した外抑法の原理により、パ
イプ５０はどのような長さでもよい。バイブ５０に入る
サンプルはＣＬＫＩ　２２とＣＬＫ２　２４との間の位
相関係を確立する。サンプルがバイブ５０を出るとき、
それらは依然としてサンプルが取られたときの位相関係
を決定するが、クロック周波数が公知であり、かつ固定
されているため、それらはまた現在の位相関係をも決定
する。従って、準安定パイブ５０での遅延は任意な長さ
とできる。

同期装置は周波数が公知であり、かつ固定されているこ
とを必要とするが、実際にはクロック周波数には常にい
くらかの誤差がある。この誤差は外挿に不正確さをもた
らし、従って、準安定バイブ５０の長さに制約を与える
。実際にはこの誤差は、特に通常のようにクロックが水
晶発振器によって発生する場合には問題とするほど大き
くはない。

パイフ５０を出た後、信号は直並列変換を行う遅延パイ
ブ５４に入る。外挿法のため、遅延パイプ５４の長さも
また任意であり、通常適切な窓時間の選択を行えるよう
選択される。遅延バイブ５４の並列出力は二つのマルチ
ブレクサ５６及び５８の入力に接続される。遅延パイブ
５４の第一のフリップフロツブ５３のＱ出力（第３図に
０で示す。

はマルチブレクサ５８の第一の人力に接続され、第二の
フリップフロップ５５のＱ出力はマルチブレクサ５８の
第二の入力に接続され、またマルチブレクサ５６への第
一の入力その他にも接続される。最後の一つ前のフリッ
プフロップ５７の出力はマルチブレクサ５８の最後の人
力及びマルチプレクサ５６の最後の一つ前の人力に接続
される。

マルチブレクサは遅延パイプから二つのサンプルを選択
するために用いられ、また上述のように、接続は選択さ
れた二つのサンプルが遅延バイブ５４の隣接するタップ
から来るようになされる。これは、サンプルがＣＬＫＩ
　２２の二つの連続） するＣＬＫ２　２４サンプルから取られることを意味す
る。選択されるサンプルはマルチブレクサ５６及び５８
の選択入力に接続されたプログラミングビット６０によ
って決定される。プログラミング人力６０の組合せの設
定により、遅延パイプ５４からのいかなるサンプルも選
択可能である。選択されたサンプルはイネーブル信号２
６（第１図に示す。）を発生すべ（ＡＮＤゲート６２に
接続される。ＣＬＫＩの低レベルを示すサンプルの後に
ＣＬＫ１の高レベルを示すサンプルが続く、即ち、立上
りエッジが二つのサンプルの間に発生するとイネーブル
信号が発生する。以下に示すように、サンプルは特定の
タイミング窓用にプログラミングビットによって選択さ
れる。プログラミングビットは動作中変わることはなく
、マルチブレクサは同期装置を異なるＣＬＫ　ｌ及びＣ
ＬＫ２の周波数で動作するよう構或できるよう、タップ
位置を容易に変更可能とするためだけのものである。

特に、この回路が集積回路に組み込まれる場合は、プロ
グラミングピンを外部ビンとして使用可能とし、装置が
さまざまな状況で使用できるようにすることもできる。

第３図には１６段の遅延パイブ５４及び四つのプログラ
ミング人力６０によって制御される１６ビットから１ビ
ットのマルチブレクサ５６及び５８を示すが、ＣＬＫＩ
及びＣＬＫ２の周波数の範囲及びイネーブル信号がＣＬ
Ｋ　ｌに対して位置できる精度に応じて他の組合せも使
用可能である。

遅延パイブ５４のタップの最良な選択を以下の例で説明
する。ＣＬＫＩ　２２が周波数８ｍＨｚ，周期１２５ｎ
ｓ　，　ＣＬＫ２　２４か周波数３３．３ｍＨｚ　，周
期３０ｎｓであると仮定する。更に、データのセットア
ップ時間を５ｎｓ，　ＣＬＫＩのパルス幅をデータがＣ
ＬＫＩの立上りエッジ４２の後４０ｎｓの間のみ使用可
能であるような幅であると仮定する（データがＣＬＫ　
１信号の高レベル時間によってラッチされた状態で保持
されるため）。この例を第４図に図示する。ここでは、
ＣＬＫ２　２４のエッジ７０はＣＬＫ　１のエッジが時
刻−４０ｎｓと＋５ｎｓの間に発生すれば使用可能であ
る。即ち、ラッチされたデータはＣＬＫＩのエッジ後４
０ｎｓの間保持されるため、ＣＬＫＬのエッジ後４０ｎ
ｓ以内に発生したいかなるＣＬＫ２のエッジもデータ転
送に用いることができる。また、セットアップ時間は５
ｎｓであるため、ＧＬＫ２のエッジはＣＬＫＩのエッジ
のわずかＳｎｓ前に発生するときは使用可能である。Ｃ
ＬＫ２のエッジを時刻Ｏと考えると、ＣＬＫＩのエッジ
が時刻−４０ｎｓから＋５ｎＳの間に発生すれば使用可
能である。

準安定パイプ５０は任意の長さとできるため、１６段の
パイプを使用すれば遅延バイブのタップのサンプル時間
は表１に示す通りになる。タツブ１は１８サイクル前の
ＣＬＫＩのサンプルである。

即ち、ＣＬＫｌ信号はパイプ５０の１６段のフリツブフ
ロップ及び遅延パイブ５４の最初の二つのフリツブフロ
ップを通って、ｌ８サイクル遅延されている。ＣＬＫ２
の１８サイクルは５４０ｎｓ　（１８ｘ３０）であるか
ら、時刻＝−５４０ｎｓと時刻＝−５１０ｎｓの間にＣ
ＬＫ１のエッジがあればイネーブル信号２６は真である
。ＣＬＫＩの周期は１２５ｎｓであるから、これは時刻
＝−４０ｎｓ　（−５４０　＋　４　Ｘ１２５）　　と
時刻＝＋１１５ｎｓ（−５１０　＋　５　Ｘｌ２５）ま
た−Ｉｏｎｓ　（−５１０　＋　４　Ｘ　１２５）の間
にＣＬＫＩのエッジがあれば、イネーブル２６は真であ
るというのに等しい。これは窓の範囲内であり、このタ
ップは使用可能であるが、別のタップの方が良いと思わ
れる。例えばタツブ１４は、−２５から＋５の窓を持ち
、従って、タップの選択としてはこちらの方がよい。

ＣＬＫ　ｌの最小パルス幅がＣＬＫ２の周期より短いと
きはＣＬＫＩの立上りエッジの検出を確実にするために
三つのタップが必要となるかも知れない。

第５図にはこの点を説明するタイムチャートを示す。第
５図ではＣＬＫＩが高レベルである時間、即ち、その立
上りエッジから立下りエッジまではＣＬＫ２の周期より
短い。このような特徴を持つクロツクを第３図の同期装
置に用いた場合、ＣＬＫｌの立上りエッジは第５図に示
す状況か起こったときは常に検出されない。同期装置は
依然として正常に動作するかも知れないが、ＣＬＫ　１
のエッジが検出されるまで転送が起こらないため、！＆
適には動作しない。

第６図にはｃｌｋｌのパルス怖が短い場合の性能を向上
させるための回路を図示する。第６図では、第３のタッ
プ、タップ１を回路のサンプル時間を低減するために使
用することができる。

タップ１は時刻＝−１０ｎｓにおけるＣＬＫ　ｌの状態
のサンプルを提供する。従って、ＣＬＫＩが、時刻＝一
２５ｎｓにおいて低レベルであり、時刻＝−１０ｎｓに
おいて高レベルであるか、あるいは、ＣＬＫＩが時刻＝
　−　１０ｎｓにおいて低レベルであり、時刻＝＋５ｎ
ｓにおいて高レベルであるならばイネーブル信号は真で
ある。こうしてサンプルは３０ｎｓではなく有効な１５
ｎｓの間隔を持ち、低いＣＬＫ２周波数あるいは短いＣ
ＬＫＩバルス幅に対して周期装置の動作条件を拡大する
。

（発明の効果） 以上のように、本発明によれば、データバス間のデータ
転送を同期させるための装置が提供される。さらに、本
発明によれば、異なる速度のデータバス間のデータ転送
を同期させるための装置が提伏される。さらに、本発明
によれば、そのようなデータ転送を実行する時を決定す
るために、前のクロツクのサンプルを用いることが可能
な装置が提供される。さらに、本発明によれば、送信バ
スのセットアップ時間の間に転送の開始を可能とする装
置が提供される。さらに、本発明によれば、送信クロツ
クの最小パルス幅あるいは最小時間が受信バスのクロッ
クの周期よりも短い場合に、送信バスのクロック信号の
エッジが確実に検出されるような装置が提供される。さ
らに、本発明によれば、幅広い送信及び受信クロック周
波数にわたって動作すべくプログラム可能な装置が提供
される。

以上本発明の現在の好適な実施例を説明したが、本発明
の目的が十分達威されたことが理解されよう。そして当
該技術に精通する者には、本発明の構造及び回路への変
更、多様な実施態様及びアプリケーションが本発明の精
神と範囲から離れることなく、おのずと明らかであるこ
とが理解されよう。以上の開示内容及び説明は例証を意
図したものであり、いかなる意味においても本発明を限
定するものではない。本発明の範囲については特許請求
の範囲に、より適切に定義される。

表 ｌ

【図面の簡単な説明】

第１図は、本発明の環境を示すデイジタル電子回路のブ
ロック図であり、 第２図は、二つのデータバスの間でのデータ転送周期を
示すタイムチャートであり、第３図は、本発明の回路の
論理図であり、第４図は、データ転送例のクロックのタ
イムチャートであり、 第５図は、送信パスクロックのパルス幅か受信バスクロ
ックの周期よりも短い場合の二つのクロックのタイムチ
ャートであり、 第６図は、第５図に示された関係を有するクロックの全
てのエッジを検出する回路を示している。 １０・・・装置、 ｌ２・・・第一のマイクロプロセッサ、ｌ４・・・第一
のデータバス、 １６・・・第二のマイクロプロセッサ、ｌ８・・・第二
のデータバス、 ２０・・・バス同期装置、 ２２．２４・・・クロック信号、 ２６・・・イネーブル信号、 ２８・・・バスドライバ、 （ノ Ｖ

Claims (1)

1. 【特許請求の範囲】 １　第一のクロック信号を備えた第一のデータバスト第
   二のクロック信号を備えた第二のデータバスの間でデー
   タ転送を同期させるための電子回路であって、 複数の第一のクロックサイクルを記憶する ための手段と、 複数の前記記憶されたサイクルを選択する ための手段と、 前記選択されたサイクルを組み合わせて前 記データ転送を使用可能にするためのイネーブル信号を
   生成するための手段とから成り、先行する第一のクロッ
   ク信号が現在の第一 のクロックサイクルを予測するために用いられることを
   特徴とする同期装置。