JPH0358376A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に関し、特に画像用メモリ装
置などで２のべき乗でない行あるいは列のアドレス領域
を持つ半導体メモリ装置に関する。

〔従来の技術〕

従来、半導体メモリ装置においては、メモリセルアレイ
の構或を行，列とも２のべき乗とし、対応する行及び列
のアドレス数を２のべき乗個として構或していた。

第５図は従来の２５６Ｋビットのダイナミックランダム
アクセスメモリ　（以下ＤＲＡＭという）の一例のブロ
ック図である。メモリセルアレイ５０１は、５１２行×
５１２列の構或で、行，列がそれぞれ行アドレスデコー
ダ５０２，列アドレスデコーダ５０３により選択される
。アドレスバッファ５０４にはアドレス端子ＡＯ〜Ａ８
が接続されており、コントローラ５０５の制御により、
ロウアドレスストローブ信号（以下ＲＡＳという）によ
り行アドレスを、カラムアドレスストローブ信号（以下
ＣＡＳという）により列アドレスをそれぞれ時分割にラ
ッチし、行アドレスデコーダ５０２，列アドレスデコー
ダ５０３にそれぞれ供給している。入出力バッファ５０
６は、コントローラ５０５の制御により、ＩＯバス，Ｉ
Ｏ゜バスを介してメモリセルアレイ５０１に対して、ラ
イトイネーブル信号（以下ＷＥという）がロウレベルの
時は書込みを、ハイレベルの時は読出しを行い、入出力
端子（以下Ｉ／Ｏという）に対しデータ入出力を行う。

このように構成されたメモリは、例えば画像信号用など
の２のべき乗ではないメモリ構戊にすると多くの問題が
生じてくる。ここでは簡単の為に行数が４００行となっ
た時について考えてみる。

４００行を選択するに必要なアドレス信号数は９ビット
であるが、９ビットあれば５１２行を選択できるため、
存在しない行を示すアドレス信号の組合わせがあり、こ
の様なアドレス信号を入力して、メモリを活性化し、例
えばデータ読出しを行なおうとすると、当然ワード線が
立上がらないままセンスアンプ（以下ＳＡという）を活
性化し、列スイッチ（以下ＹＳＷという）をオンし、読
出し用アンプを活性化させる事になる。しかし、ワード
線が立上っていないために、ディジット線のレベルはリ
ファレンスレベルのままでアリ、ＳＡのレベルが確定せ
ず、大電流を流してしまう危険がある。このことは読出
しアンプでも同様である。列アドレスが２のべき乗でな
い場合も入出力バッファ５０６で大電流が流れる可能性
のある事は容易に推測できる。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリ装置で単にメモリセルアレ
イ構或を２のべき乗でなくした場合には、存在しない行
アドレス又は列アドレスが入力されても通常のシーケン
スで動作をするため、ワード線が立上がる事やＹＳＷが
オンする事を前程とした動作を行ってしまい、ＳＡが人
出力バッファで大電流が流れたり、その他デコーダの駆
動する時定数の変化などにより、予期せぬ動作シーケン
スを行ってしまい誤動作を生ずるという欠点がある。

本発明の目的は、メモリセルアレイ構或やそれに対応す
る行あるいは列のアドレス数が２のべき乗でない場合に
おいて物理的に存在しないアドレス信号の組合わせを入
力してもＳＡ，入出力バッファなどでの大電流を流さず
に、誤動作を防止できるようにした半導体メモリ装置を
提供することにある。

〔課題を解決するための手段〕

本発明の構成は、外部から入力するアドレス信号によっ
てデータのランダムに書込み読出しを行う半導体メモリ
装置において、メモリセルアレイの行，列の少なくとも
一方が２のべき乗ではないメモリアレイと、前記アドレ
ス信号に対応する行または列が物理的に存在するかどう
かを判定する判定手段と、内部アドレス信号を発生する
内部アドレス信号発生回路と前記判定手段の判定結果に
より前記内部アドレス信号発生回路が発生するアドレス
信号と前記外部からのアドレス信号とを選択するアドレ
ス選択手段と、前記判定手段の判定結果により動作シー
ケンスを通常サイクルと代替サイクルとに切換える切換
手段とを有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

メモリセルアレイ１０１は、４００行×４００列の構或
となっており、この４００行は行アドレスデコーダ１０
２により、４００列は列アドレスデコーダ１０３により
それぞれ選択登れる。この列アドレスデコーダ１０３に
はアドレスバッファ１０４から列アドレス信号が入力さ
れ、行アドレスデコーダ１０２にはアドレスセレクタ１
０８を介して、アドレスバッファ１０４からの行アドレ
ス信号又はリフレッシュカウンタ１０７からのリフレッ
シュアドレス信号が入力する。この例においては、内部
アドレス発生回路としてリフレッシュアドレスカウンタ
を用いている。

アドレスバッファ１０４にはアドレス端子（以下ＡＯ〜
Ａ８という）から外部アドレス信号が入力し、コントロ
ーラ１０５の制御により、ＲＡＳの立下りで行アドレス
を、ＣＡＳの立下りで列アドレスをそれぞれラッチする
。また、アドレス信号の判定を行い、メモリセルアレイ
の行あるいは列に物理的に存在しないアドレスの組合せ
であった場合には非存在アドレス信号（以下ＮＡという
）をロウレベルにする。このＮＡは、アドレスセレクタ
１０８とトランスファゲート１０９，人出力バッファ１
０６とに入力され、アドレスセレクタ１０８はアドレス
バッファ１０４からの行アドレス信号と、リフレッシュ
カウンタ１０７からのリフレッシュアドレス信号のどち
らかを選択し、行アドレスデコーダ１０２に出力する。

ＮＡがハイレベルで行アドレスを、ロウレベルでリフレ
ッシュアドレスをそれぞれ選択する。リフレッシュカウ
ンタ１０７は存在する行アドレスのみをリフレッシュア
ドレスとして発生し、リフレッシュアドレスが使用され
る度にカウントアップする。トランスファゲート１０９
はＮＡにより列アドレスデコーダ１０３からの列選択信
号をゲートしており、ＮＡがロウレベルの時にトランス
ファゲートをオフして列を非選択としている。出力ＪＳ
　ツファ１０６はＮＡがロウレベルでディセープルにな
り読出し用アンプまたは書込み用アンプは非活性化され
る。

第２図は第１図のアドレスバッファの一回路例である。

行アドレスは行アドレスラッチ回路２０１によってＲＡ
Ｓの立下がりに同期してラッチされる。この行アドレス
ラッチ回路２０１は９個のＤ型フリップフロップ（以下
ＤＦ）により構成され、ＲＡＳの逆相信号がＤＦそれぞ
れのクロソクに入力している。列アドレスは列アドレス
ラッチ回路２０２によってＣＡＳの立下がりに同期して
ラッチされる。列アドレスラッチ回路２０２は、行アド
レスラッチ回路２０１と全く同じ構或となっており、列
アドレスラッチ回路２０２を構戒している各ＤＦのクロ
ック入力にはＣＡＳの逆相信号が入力している。行アド
レスラッチ回路２０１，列アドレスラッチ回路２０２で
ラッチした信号は、行および列アドレス信号として出力
される。行アドレス判定回路２０３，列アドレス判定回
路２０４は、行，列アドレス信号が物理的に存在するか
しないかを判定し、ノア回路２０５で論理を取った後に
ＮＡとして出力する。

本実施例では、メモリ構或が４００行Ｘ４００列である
ので、ＡＯをリーストシグニフィカントビット（最下位
ビット，以下ＬＳＢという）、Ａ８をモーストシグニフ
ィカントビット（最上位ビット２以下ＭＳＢという）と
すると、４００行（または列）目は、１　１　０００　
１　１　１　（ＬＳＢ）となるため、Ａ８とＡ７が共に
ハイレベルでさらにＡ４，Ａ５，Ａ６のどれか一つでも
ハイレベルの場合に４００以上となるため、行，列アド
レス共にＡ７，Ａ８の論理積とＡ４，Ａ５，Ａ６の論理
和の結果の論理積を出力する。行，列どちらか一方でも
存在しないアドレスの場合にはＮＡはロウレベルになる
。

次に動作について説明する。アドレスＡＯ〜８にメモリ
セルアレイの行あるいは列が物理的に存在するアドレス
信号の組合せを入力した場合にはＲＡＳに同期して取込
んだ行アドレス信号及びＣＡＳに同期して取込んだ列ア
ドレス信・号で示されるメモリセルアレイ１０１に対し
ＷＥがハイレベルの時、読出しを行ない、Ｉ／Ｏからデ
ータを出力Ｌ、ＷＥ一がロウレベルの時、Ｉ／Ｏに入力
されるデータを書き込む。

アドレスＡＯ〜８にメモリセルアレイの行あるいは列が
物理的に存在しないアドレス信号の組合せを入力した場
合には、ＮＡがロウレベルになるため、トランスファゲ
ート１０９はオフし、人出カハッファ１０６はディセー
プルになり、アドレスセレクタ１０８はリフレッシュカ
ウンタ１０７からのリフレッシュ信号を選択し、行アド
レスデコーダ１０２に入力する。メモリセルアレイ１０
１は、リフレッシュカウンタ１０７が示す行のワード線
を立上げ、ＳＡを活性化しリフレッシュ動作を行う。人
出力バッファ１０６はディセープルになっており、ＹＳ
Ｗも閉じているため、スタンバイ状態のままである。

この様に、本実施例はメモリセルアレイ構或の行，列の
少なくとも一方が２のべき乗ではなく、それに対応する
アドレス数が２のべき乗でないメモリ装置に、物理的に
存在しないアドレス信号を入力しても、通常行われるリ
フレッシュサイクルを行う事により、ＳＡや入出力バッ
ファでの大電流を防止する事ができる。

第３図は本発明の第２の実施例のブロック図である。本
実施例は、第１の実施例のトランスファゲート１０９０
代りに、ＡＮＤゲート回路１１０が用いられたものであ
る。このゲート回路１１０は、第１図と同様にアドレス
バッファ１０４からの非存在アドレス信号ＮＡによって
制御され、ＮＡがハイレベルの時は列アドレスデコーダ
１０３からの選択信号をそのまま通し、ＮＡがロウレベ
ルの時は、列アドレスデコーダ１０３からの選択信号を
全てロウレベルに固定スる。

行アドレスデコーダ１０２にはアドレスセレクタ１０８
からアドレス信号が入力し、メモリセルアレイの４００
本のワード線（以下ＷＬ１〜４００という）のうち一本
を選択する。アドレスセレクタ１０８は、アドレスバッ
ファ１０４から出力される非存在行アドレス信号ＮＢＡ
　（以下；ＮＢＡという）によって制御され、ＮＲＡが
ノ％イレベルの時は行アドレス信号を、ＮＡＲがロウレ
ベルの時はリフレッシュカウンタ１０７からのリフレッ
シュアドレス信号をそれぞれ選択し、行アドレスデコー
ダ１０２へ出力する。

アドレスバッファ１０４は、ＡＯ〜８端子よりＲＡＳ，
ＣＡＳの立ち下がりに同期して行アドレス信号と列アド
レス信号をそれぞれ時分割にラッチする。また、ラッチ
した行，列アドレス信号が存在するかどうかを判定し、
ＮＡ，ＮＢＡを出力スル。Ｎ’ＲＡは列アドレス信号に
かかわらず、行アドレス信号が物理的に存在しない場合
にはロウレベルに、存在する場合にはノ）イレベルとな
る。

ＮＡは行，列アドレス信号のうち、少なくとも一方が物
理的に存在しない場合にロウレベルに、両方共に存在す
る場合には／’％イレベルになる。ＮＢＡはアドレスセ
レクタ１０８にセレクト信号として入力し、ＮＡはゲー
ト回路１０９の制御信号及び人出力バッファ１０６のイ
ネーブル信号として入力している。制御回路１０５は，
ＲＡＳ，ＣＡＳ，ＷＥにより各部の制御を行い、人出力
バッフ７１０６はＩＯバス，ＩＯバスによってメモリセ
ルアレイ１０１と接続し、ＷＥがロウレベルの書込みサ
イクルではＩ／Ｏからの入力データをメモリセルアレイ
に書込み、ＷＥがハイレベルの読出しサイクルではメモ
リセルアレイ１０１のデータをＩ／Ｏに出力する。

第４図は第１図のアドレスバッファ１０４の回路例であ
る。

この実施例では、行アドレスが物理的に存在し、列アド
レスだけが存在しない場合には、ＡＯ〜８からの入力し
た行アドレス信号によりメモリセルアレイ１０１のリフ
レッシュを行う様構或されているため、列アドレスの判
定が入力タイミングの遅れ、内部ディレイとそのばらつ
きなどにより行アドレスの判定に対して遅れた場合にも
行アドレスをリフレッシュアドレスに切り換える必要が
なく、行アドレス切換えに伴うワード線のバザード，サ
イクル時間の増大を防げるなどの利点がある。

ここでは、内部アドレス発生回路と，してリフレッシュ
カウンタ回路を用いたが、ダミーのワード線を１本設け
ておいて、これを選択するアドレスを供給するようにし
ても良い。

〔発明の効果〕

以上説明したように本発明は、メモリセルアレイ構或の
行，列が２のべき乗でなく、それに対応するアドレス数
が２のべき乗でない場合でも、メモリセルアレイの行あ
るいは列に対応するアドレスが物理的に存在するかしな
いかを判定し、物理的に存在しないアドレス信号の組合
せが入力された場合には内部で発生する物理的に存在す
るアドレスを用いて、リフレッシュサイクルなどの代替
サイクルを行う事により、通常のサイクルを行ってしま
った時に生じるＳＡや人出力バッファでの大電流を流さ
ずに、誤動作を防止できるという効果がある。

４．

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図のアドレスバッファ１０４の一例の回路図、第３
図は本発明の第２の実施例のブロック図、第４図は第３
図のアドレスバッファの一例の回路図、第５図は従来の
半導体メモリ装置の一例のブロック図である。 １０１，５０１・・・・・・メモリセルアレイ、１０４
，５０４・・・・・・アドレスバッファ、１０２，５０
２・・・・・・行アドレスデコーダ，１０５，５０５・
・・・・・コン｝０−５、１０３，５０３・・・・・・
列アドレスデコーダ、１０６，５０６・・・・・・人出
力バッファ、１０７・・・・・・リフレッシュカウンタ
、１０８・・・・・・アドレスセレクタ、１０９・・・
・・・トランスファゲー｝、１１０・・・・・・ゲート
回路、２０１・・・・・・行アドレスラッチ回路、２０
２・・・・・・列アドレスラッチ回路、２０３・・・・
・・行アドレス判定回路、２０４・・・・・・列アドレ
ス判定回路、２０５・・・・・・ノア回路、２０６，２
０７．，２０８・・・・・・インバータ。

Claims (1)

【特許請求の範囲】
1. 外部から入力するアドレス信号によってデータのランダ
   ムに書込み読出しを行う半導体メモリ装置において、メ
   モリセルアレイの行、列の少なくとも一方が２のべき乗
   ではないメモリアレイと、前記アドレス信号に対応する
   行または列が物理的に存在するかどうかを判定する判定
   手段と、内部アドレス信号を発生する内部アドレス信号
   発生回路と前記判定手段の判定結果により前記内部アド
   レス信号発生回路が発生するアドレス信号と前記外部か
   らのアドレス信号とを選択するアドレス選択手段と、前
   記判定手段の判定結果により動作シーケンスを通常サイ
   クルと代替サイクルとに切換える切換手段とを有するこ
   とを特徴とする半導体メモリ装置。