JPH0359896A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、不良メモリセル救済用の冗長回路を有し、か
つ良否判定のオンチップテスト機能（セルフテスト機能
）を持つテスト回路を内蔵したダイナミックＲＡＭ　（
ランダム・アクセス・メモリ）等の半導体記憶装置に関
するものである。

（従来の技術） 従来、このような分野の技術としては、例えば第２図の
ようなものがあった。以下、その構成を図を用いて説明
する。

第２図は、従来のテスト回路内蔵の半導体記憶装置の一
構成例を示す概略のブロック図である。

この半導体記憶装置では、メモリの大容量に伴うアクセ
スタイムの遅れや、消費電力の増大等を防止するため、
データ格納用のメモリアレイ１０が、複数（ｎ＞個のサ
ブアレイ）○−１〜１０−ｎに分割して形成されている
。各サブアレイ１０１〜１０−ｎは、複数（ｍ＞本のデ
ータ出力Ｄ１〜Ｄ０を持ち、メモリセルアレイ１１、行
デコーダ１２及び列デコーダ１３の他に、冗長回路１４
をそれぞれ有している。冗長回路１４は、不良メモリセ
ルの救済を行うもので、複数の冗長メモリセル、及びそ
の選択用のデコーダ等で構成されている。

各サブアレイｌ０−１〜１０−ｎのデータ出力Ｄｌ〜Ｄ
、は、入出力回路１５−１〜１５−ｎを介してデコーダ
１６に接続されると共に、オンチップテスト用のテスト
回路２０に接続されている。

デコーダエ６は、各入出力回路１５−１〜１５−ｎから
のデータ出力Ｈｘ（Ｄｔ〜Ｄ、）をデコードして、いず
れか一つを選択する回路である。

テスト回路２０は、全入出力回路１５−１〜（５−ｎか
らのデータ出力ＨＸ　（Ｄｔ〜Ｄ、）の全てが一致する
か否かの検出を行う一致／不一致検出回路２工と、テス
ト信号に基づきデコーダ１６または一致／不一致検出回
路２工のいずれか一方の出力を切換えるスイッチ回路２
２とで、構成されている。スイッチ回路２２の出力は、
出力バッファ２３を介して、出力信号Ｄｏｕｔの形で出
力される。

なお、入出力回路１５−工〜１５−ｎには、図示しない
書込み回路が接続されている。

次に、製造方法及び動作等を説明する。

半導体記憶装置の製造では、半導体ウェハ上に、第２図
のメモリアレイ１０、入出力回路上５−１〜１５−ｎ、
デコーダ１６及び出力バッファ２３等を形成した後、不
良メモリセルの検出のためのブロービングを行って、各
冗長回路工４の救済プログラム処理を行う。

即ち、ブロービング時において、メモリ用テスタを用い
、そのテスタにより、入出力回路１５１〜１５−ｎを介
して各サブアレイ１０−１〜１０−ｎ中のメモリセルア
レイ１工へデータを書込む。そして、書込んだデータを
、例えば入出力回路１５−１〜１５−ｎ、デコーダ１６
、スイッチ回Ｅ＠２２及び゛出力バッファ２３を介して
読出し、テスタで期待値と比較して不良メモリセルの有
無と不良アドレスの検出を行う。例えば、サブアレイ１
０−１中に不良メモリセルが存在する場合、その不良ア
ドレスに対応する冗長回路１４中の冗長メモリセル箇所
をレーザビーム等で切断し、不良メモリセルを冗長メモ
リセルで置き換えて修復する（救済プログラム処理）。

その後、所定のプロセスを経て半導体記憶装置の製造を
終る。製造終了後、オンチップテストにより、製品の良
否判定を行う。この場合、図示しない外部からのテスト
信号により、スイッチ回路２２を一致／不一致検出回路
２を側に切換える。

そして、入出力回路１５−１〜１５−ｎを介して全サブ
アレイ↑０−１〜１０−ｎへ書込んだデータを続出し、
そのデータ出力ｎＸ（Ｄｔ〜Ｄ。）を一致／不一致検出
回路２１へ入力する。−致／不一致検出回路２１は、全
入力データ間の一致／不一致を検出し、その検出結果を
出力する。検出結果は、スイッチ回路２２及び出力バッ
ファ２３を介して、出力信号Ｄｏｕｔの形で外部へ出力
されるので、製品の良否判定が可能となる。このような
オンチップテストを行うことにより、テスト装置の簡略
化、テスト時間の短縮化、及びテストコストの削減化等
が図れる。

なお、通常の読出し時においては、全入出力回路１５−
１〜１５−ｎからのデータ出力ｎＸ　（Ｄ１〜Ｄ、）中
の一つが、デコーダ１６により選択され、スイッチ２２
及び出力バッファ２３を介して外部へ出力される。

（発明が解決しようとする課題） しかしながら、上記構成の半導体記憶装置では、次のよ
うな課題があった。

従来の半導体記憶装置では、テスト回路２０を内蔵して
いるため、製品完成後の良否判定が簡単に行えるという
利点がある。しかし、オンチップテスト時、一致／不一
致検出回路２１では、各サブアレイ１０−１〜１０−ｎ
の全データ出力ｎ×（Ｄｉ〜Ｄ、）をまとめて一致／不
一致の検出を行うので、どのサブアレイ１０−工〜■○
−ｎに不良メモリセルが含まれているのか判定できない
。

つまり、不良メモリセルを有するサブアレイ１゜−１〜
１０−ｎを指定することができない。そのため、冗長回
路１４の救済プログラムに必要な不良アドレスの判定が
できないので、ブロービング時にオンチップテスト機能
が使えず、メモリ用テスタを用いてメモリアレイ１０中
の全メモリセルの良否を判定しなければならなかった。

従って、テスト時間の短縮化、及びテストコストの削減
等の点において、技術的に充分満足のゆくものが得られ
ず、回路構成の複雑化やチップサイズの大型化を招くこ
となく、的確な解決手段が望まれていた。

本発明は前記従来技術が持っていた課題として、テスト
時間の短縮化及びテストコストの削減化等において未だ
不充分な点について解決した半導体記憶装置を提供する
ものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、不良メモリセル救
済用の冗長回路及びｍ（複数）本のデータ出力をそれぞ
れ有するｎ（複数）個のサブアレイより構成されたメモ
リアレイと、前記メモリアレイに書込んだ複数のデータ
を読出してそれらのデータ間の一致／不一致を検出する
テスト回路とを、備えた半導体記憶装置において、前記
テスト回路を次のように楢戒したものである。即ち、前
記テスト回路は、少なくとも、前記各サブアレイに書込
んだｍ個のデータを読出してそのｍ個のデータ間の一致
／不一致をそれぞれ検出するｎ個の第１の一致／不一致
検出回路と、前記全サブアレイに書込んだｎ×ｍ個のデ
ータを読出してそのｎ×ｍ個のデータ間の一致／不一致
を検出する１個の第２の一致／不一致検出回路と、前記
メモリアレイの出力データ、前記ｎ個の第Ｉの一致／不
一致検出回路の出力、及び前記第２の一致／不一致検出
回路の出力のいずれか一つを選択的に出力する出力手段
とで、構成されている。

（作用） 本発明によれば、以上のように半導体記憶装置を構成し
たので、第１の一致／不一致検出回路は、各サブアレイ
からのデータ出力の一致／不一致をそれぞれ検出し、各
サブアレイ中に不良メモリセルが存在するか否かの判定
を可能にさせる。第２の一致／不一致検出回路は、各サ
ブアレイがらの全データ出力間の一致／不一致を検出し
、メモリアレイ全体の良否判定を可能にさせる。従って
、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す半導体記憶装置の概略
の構成ブロック図である。

この半導体記憶装置は、例′えば大容量のダイナミック
ＲＡＭ　（ランダム・アクセス・メモリ）で構成される
もので、分割されたｎ個のサブアレイ３０−１〜３０−
ｎからなるデータ格納用のメモリアレイ３０を備えてい
る。各サブアレイ３〇−１〜３０−ｎは、ｍ本のデータ
出力Ｄ１〜Ｄ、を持ち、複数のメモリセル及びセンスア
ンプからなるメモリセルアレイ３１と、メモリセルアレ
イ３１の行及び列選択を行う行デコーダ３２及び列デコ
ーダ１３と、冗長メモリセル及び冗長デコーダ等を有す
る冗長回路３４とで、それぞれ構成されている。

各サブアレイ３０−１〜３０−ｎのデータ出力Ｄ１〜Ｄ
ｍは、入出力回路３５−１〜３５−〇を介してデコーダ
３６に接続されると共に、オンチップテスト用のテスト
回路４０に接続されている。

デコーダ３６は、各入出力回路３５−ｌ〜３５−ｎから
のデータ出力ｎＸ（Ｄｔ〜Ｄ、）をテ゛コードして、い
ずれか一つを選択する回路である。

デス１〜回路４０は、各入出力回路３５−１〜３５−ｎ
からのデータ出力Ｄｌ〜Ｄｏがそれそ゛れ一致するか否
かの検出を行うｎ個の一致／不一致検出回Ｂ５０−１〜
５０−ｎと、全入出力回路３５−１〜３５−ｎからのテ
′−タ出力ｎ×（Ｄ１〜Ｄ、）の全てが一致するか否か
の検出を行う川内の一致／不一致検出回路６０と、スイ
ッチ回路７０とで、構成されている。スイッチ回路７０
は、テスト信号ＴＳＩ、ＴＳ２に基づき、デコーダ３６
の出力、一致／不一致検出回Ｅｌｔ　５０−　ｎの出力
、または一致／不一致検出回路７０の出力のいずれか一
つを切換える回路である。例えば、テスト信号ＴＳＩが
“Ｈ”レベルの時は一致／不一致検出回路５０−ｎの出
力が、テスト信号ＴＳ２が゛Ｈ′ルベルの時は一致／不
一致検出回路７０の出力が、テスト信号ＴＳＩとＴＳ２
が゛Ｌ″レベルの時はデコーダ３６の出力が、それぞれ
選択される。

一致／不一致検出回路５０−工〜５Ｏ−（ｎ−１）及び
゛スイッチ回路７０の各出力１則には、出力信号り。１
〜Ｄｏｎをそれぞれ出力するための出力バッファ８０−
１〜８０−ｎが接続されている。

なお、入出力回路３５−１〜３５−ｎには、図示しない
書込み回路が接続されている。

第３図は、第１図における一致／不一致検出回路５０−
１〜５０−ｎ、６０及びスイッチ回路７０の一構成例を
示す部分回路図である。

各一致／不一致検出回路５０−１〜５０−ｎは、同一の
回路で構成されている。例えば、一致／不一致検出回路
５０−１は、インバータ５１，５２５６ａ　　５６ｂ、
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ３とい
う）５３ａ、５３ｂ、Ｎチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯ３という＞５４ａ、５４ｂ、５５ａ、５
５ｂ、及び２人力のナントゲート（以下、ＮＡＮＤとい
う）５７等を有するエクスクル−シブ・ノアゲート（以
下、Ｅｘ　−ＮＯＲという〉で構成されている。

このＥｘ−ＮＯＲは、入出力回路３５−１からのデータ
出力Ｄ１〜Ｄ、がオール“１　＋＋またはオールＩＩ　
ＯＩＩの時に出力が“１′°、それ以外の時に出力が゛
０パとなる回路である。

一致／不一致検出回路６０は、インバータ６１゜６２．
６６ａ、６６ｂ、ＰＭＯ８６３ａ、６３ｂ、ＮＭＯ３６
４ａ、６４ｂ、６５ａ、６５ｂ、及び２人力のＮＡＮＤ
６７等を有するＥｘ・ＮＯＲで構成されている。このＥ
ｘ−ＮＯＲは、全入出力回路３５−ｌ〜３５−ｎからの
データ出力ｎ×（Ｄｉ−Ｄ、）がオールパ↓パまたはオ
ール“０″の時に出力がＩＩ　Ｉ　＋＋、それ以外の時
に出力がＩＩ　Ｏ＋＋、となる回路である。

スイッチ回路７０は、インバータ７１〜７３と、２人力
のノアゲート（以下、ＮＯＲという）７４と、ＰＭＯ３
及びＮＭＯ３の並列接続からなるアナログスイッチ７５
〜７７とで、構成されている。

このスイッチ回路７０は、テスト信号ＴＳＩが′“Ｈｕ
レベルの時にアナログスイッチ７５がオンして一致／不
一致検出回路５０−ｎと出力バッファ８０−ｎとの間が
導通し、テスト信号ＴＳ２が”Ｈ”レベルの時にアナロ
グスイッチ７６がオンして一致／不一致検出回路６０と
出力バッファ８０−ｎとの間が導通する。さらに、テス
ト信号ＴＳ１とＴＳ２が“Ｌ”の時には、Ｎ０Ｒ７４を
介してアナログスイッチ７７がオンし、デコーダ３６と
出力バッファ８０−ｎとの間が導通する。

次に、動作を説明する。

先ず、ブロービング時に救済プログラムの処理を行う場
合、テスト信号ＴＳＩをＩＩ　ＨＩ＋レベルにしてスイ
ッチ回路７０を一致／不一致検出回路５０−　ｎ　（ｊ
ｌｊＪへ切換える。そして、図示しない書込み回路によ
り、入出力回路３５−１〜３５−ｎを介して各サブアレ
イ３０−１〜３０−ｎ中のメモリセルアレイ３１へ、７
１１　＋＋または１１０　＋＋の同一データを書込む。

次に、書込んだデータを各サブアレイ３０〜１〜３０−
ｎがら続出し、その読出した各データ出力Ｄ□〜Ｄ。を
入出力回Ｂ５５−１〜３５−ｎから送出する。すると、
各一致／不一致検出回路５０−１〜５０−ｎは、各デー
タ出力Ｄ１〜Ｄ、ｎが一致するか否かをそれぞれ検出し
、一致の時（不良メモリセル無しの時〉には＋１１１＋
を出力し、不一致の時（不良メモリセル有りの時）には
○′″を出力する。

この各出力は、出力バッファ８０−１〜８Ｏ−（ｎ−１
）を介して出力信号Ｄｏ　１〜Ｄｏ　ｎ　　１の形で出
力されると共に、スイッチ回路７０及び出力バッファ８
０−ｎを介して出力信号り。ｎの形で出力される。その
ため、各出力信号り。工〜Ｄｏｎの論理状態を検出する
ことにより、不良メモリセルを有するサブアレイ３０−
１〜３０−ｎの判定が行える。従って、不良メモリセル
を有するサブアレイ３０−１〜３０−ｎに対して、メモ
リ用テスタ等で不良アドレスの検出を行い、その不良ア
ドレスに対応する冗長回路３４中の冗長メモリセル箇所
をレーザビーム等で切断して、不良メモリセルを冗長メ
モリセルに置き換えれば、テスト時間の短縮化とテスト
コストの低減化が図れる。

半導体記憶装置の製造終了後において良否判定を行う場
合、テスト信号ＴＳ２を“Ｈ″レベルしてスイッチ回路
７０を一致／不一致検出回路６０側へ切換える。そして
、入出力回路３５−１〜３５−ｎを介して全サブアレイ
３０−１〜３０−ｎへ書込んだデータを、データ出力ｎ
ｘ（Ｄｔ〜Ｄｆｆｉ〉の形で読出す。すると、一致／不
一致検出回路６０が、全データ出力Ｈｘ（Ｄｔ〜Ｄ、）
間の一致／不一致を検出する。この検出結果は、スイッ
チ回＆６７０及び出力バッファ８０−ｎを介して、出力
信号Ｄｏｎの形て゛出力される。従って、出力信号Ｄｏ
ｎの論理状態を検出することにより、簡単、かつ的確に
製品の良否を判定できる。

また、通常の読出し動作の場合、テスト信号ＴＳ１とＴ
Ｓ２を“′Ｌ′°レベルにしてスイッチ回路７０をデコ
ーダ３６側へ切換える。すると、全入出力回路３５−１
〜３５−ｎがらの読出しデータ出力ｎ　Ｘ　（Ｄ　１〜
Ｄ□）中の−っが、デコーダ３６により選択され、スイ
ッチ７ｏ及び出力バッファ８０−ｎを介して外部へ出力
される。

以上のように、本実施例では、テスト回路４゜に、製品
完成後の良否判定のテスト機能に加えて、冗長回路３４
単位でオンチップテスト可能なテスト機能を付加したの
で、ブロービング時の不良アドレス判定時にも、オンチ
ップテスト機能を使用でき、それによってテスト時間の
短縮化と、テストコストの低減化が図れる。さらに、一
致／不一致検出回路５０−１〜５０−ｎ等を付加するだ
けであるから、回路構成がそれほど複雑化せず、しかも
チップサイズもそれほど増大することなく、オンチップ
テスト可能な半導体記憶装置を提供できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）　　上記実施例では、出力手段を、スイッチ回路
７０及び出力バッファ８０−１〜８０−ｎで構成してい
るが、例えばテスト信号ＴＳＩの“°Ｈパレベル時のみ
、出力バッファ８０−ｌ〜８Ｏ−（ｎ−１＞を活性化さ
せる構成にすることにより、消費電力の低減化を図るこ
とも可能である。同様に、テスト信号ＴＳＩ、ＴＳ２に
応じて一致／不一致検出回路５０−■〜５０−ｎ、６０
を活性化する構成にすることにより、低消費電力化の向
上が図れる。

（ｂ）　　一致／不一致検出回路５０−１〜５０−ｎ、
６０は、エクスクル−シブ・オア（Ｅｘ・ＯＲ）等の他
の回路で構成したり、あるいはスイッチ回路７０を、ゲ
ート回路等の他の回路で構成してもよい。

（Ｃ）　　上記の半導体記憶装置は、スタティックＲＡ
Ｍ等の他の半導体メモリにも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、テスト回
路に、第１の一致／不一致検出回路を設けたので、回路
構成を複雑化することなく、しかもチップサイズをそれ
ほど大型化することなく、プロービング時の不良アドレ
ス判定時にも、オンチップテスト機能を使用でき、それ
によってテスト時間の短縮化や、テストコストの低減化
等が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶装置の概略の
構成ブロック図、第２図は従来の半導体記憶装置の概略
の構成ブロック図、第３図は第工図の部分回路図である
。 ３０・・・・・・メモリアレイ、３０−１〜３０−ｎ・
・・・・・サブアレイ、３１・・・・・・メモリセルア
レイ、３４・・・・・・冗長回路、４０・・・・・・テ
スト回路、５０−１〜５０−ｎ、６０・・・・・・一致
／不一致検出回路、７゜・・・・・・スイッチ回路、８
０−工〜８０−ｎ・・回出力バッファ。

Claims (1)

1. 【特許請求の範囲】 不良メモリセル救済用の冗長回路及びｍ（複数）本のデ
   ータ出力をそれぞれ有するｎ（複数）個のサブアレイよ
   り構成されたメモリアレイと、前記メモリアレイに書込
   んだ複数のデータを読出してそれらのデータ間の一致／
   不一致を検出するテスト回路とを、備えた半導体記憶装
   置において、前記テスト回路は、 前記各サブアレイに書込んだｍ個のデータを読出してそ
   のｍ個のデータ間の一致／不一致をそれぞれ検出するｎ
   個の第１の一致／不一致検出回路と、 前記全サブアレイに書込んだｎ×ｍ個のデータを読出し
   てそのｎ×ｍ個のデータ間の一致／不一致を検出する１
   個の第２の一致／不一致検出回路と、 前記メモリアレイの出力データ、前記ｎ個の第１の一致
   ／不一致検出回路の出力、及び前記第２の一致／不一致
   検出回路の出力のいずれか一つを選択的に出力する出力
   手段とを、 備えたことを特徴とする半導体記憶装置。