JPH0360073A - Optical semiconductor device - Google Patents
Optical semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は光半導体装置に関し、特に受光ダイオードと増
幅回路及び論理回路を1チツプ化して、高速処理の実現
、高密度実装、コストダウンを図った光半導体集積回路
に関する。[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to an optical semiconductor device, and in particular to an optical semiconductor device that integrates a photodetector diode, an amplifier circuit, and a logic circuit into one chip to achieve high-speed processing, high-density packaging, and cost reduction. The present invention relates to an optical semiconductor integrated circuit.
従来、カメラ用オートアイリス又はオートフォーカスセ
ンサ部では、受光ダイオードのチップから得られた光電
流は、フレキシブル基板上にバターニングされた配線を
通して増幅及び論理回路用ICに供給されていた。受光
ICは、光を受けて光電流に変換す為透明樹脂でモール
ド底形される。一方増幅回路は、1oμA程度の微小電
流を増幅する為、ハイインピーダンスで受ける必要があ
り、光に対して極めて敏感である。従って、従来この回
路を構成したチップは黒色のモールド樹脂に密閉されて
いる。Conventionally, in an auto-iris or auto-focus sensor section for a camera, photocurrent obtained from a light-receiving diode chip is supplied to an amplification and logic circuit IC through wiring patterned on a flexible substrate. The photodetector IC is molded with transparent resin to receive light and convert it into photocurrent. On the other hand, since the amplifier circuit amplifies a minute current of about 1oμA, it must receive the current at high impedance and is extremely sensitive to light. Therefore, conventionally, the chips that constitute this circuit have been sealed in black molding resin.
上述した2チツプ構戒のセンサモジュールは、実装密度
が上がらず又はフォトダイオードの数が増加するとこれ
に伴なって2チップ間の配線数が増加し、回路基板の面
積が大きくなるなどコスト的にも大きな欠点がある。従
って、フォトダイオードアレイと増幅回路及び論理回路
を1チツプ化することが必要となっているが、この場合
、フォトダイオードには必要とする光の波長帯域の中で
出来るだけ光の減衰が少なくなるように光照射をし増幅
回路及び論理回路部に対しては光を完全にシールドする
ことが必要である。従来、所定の領域を光から遮蔽する
には、アルミニウムを1.0〜2.0μmの厚さに蒸着
して全面的に光を遮断していた0回路規模が小さくかつ
回路の動作速度も遅い場合は、第2層のアルミニウム配
線をシールド専用に用いて、第1アルミニウム配線だけ
で信号ライン、電源ラインを配線することも可能である
が回路規模が大きくなり回路ブロック間のクロストーク
を避ける為に電源を複数に分割したり、動作速度が高速
になると配線の遅延が無視出来なくなり、金属配線で各
ブロック間を配線する必要が生じてくる。The two-chip sensor module described above does not have high packaging density or increases the number of photodiodes, resulting in an increase in the number of wires between the two chips and an increase in the area of the circuit board. There are also major drawbacks. Therefore, it is necessary to integrate the photodiode array, amplifier circuit, and logic circuit into one chip, but in this case, the photodiode must have as little light attenuation as possible within the required wavelength band. Therefore, it is necessary to completely shield the amplifier circuit and logic circuit from light irradiation. Conventionally, in order to shield a predetermined area from light, aluminum was deposited to a thickness of 1.0 to 2.0 μm to completely block light. In this case, it is possible to use the second layer of aluminum wiring exclusively for shielding and route the signal line and power supply line with only the first aluminum wiring, but the circuit scale becomes large and it is necessary to avoid crosstalk between circuit blocks. When the power supply is divided into multiple parts and the operating speed increases, wiring delays cannot be ignored, and it becomes necessary to use metal wiring to connect each block.
本発明の光半導体装置は、フォトダイオードと、前記フ
ォトダイオードの光電流を光電変換する増幅回路を含む
アナログ回路ブロックと、論理回路部とを同一基板上に
構成した光半導体装置に於いて、前記アナログ回路ブロ
ックのうち少なくとも一つはその表面が第1の金属配線
及び前記第1の金属配線にオーバラップして設けられて
層状を異にする第2の金属配線からなる光遮蔽膜で覆わ
れているというものである。The optical semiconductor device of the present invention is an optical semiconductor device in which a photodiode, an analog circuit block including an amplifier circuit for photoelectrically converting the photocurrent of the photodiode, and a logic circuit are configured on the same substrate. The surface of at least one of the analog circuit blocks is covered with a light shielding film consisting of a first metal wiring and a second metal wiring that overlaps the first metal wiring and has a different layered structure. It is said that
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第4図は本発明の第1の実施例を示す回路ブロック図で
ある。FIG. 4 is a circuit block diagram showing a first embodiment of the present invention.
フォトダイオードPDI〜PD、によって光を光電流I
PI〜I Paに変換するeAl〜A1はMOS)ツブ
の高入力インピーダンスの増幅回路であり、ダイオード
D、−D、によって光電流IP、〜IPaを対数圧縮し
て電圧に変換する。これらの電圧をマルチプレクサMP
Xによって時分割してアナログ−ディジタル変換器A/
Dに・入力する。アナログ−ディジタル変換器A/Dの
出力はインタフェース回路IFによってシリアルデータ
に変換されCPUに転送される0本発明はフォトダイオ
ードからインタフェース回路又はCPUまでを1チツプ
化したときの表面配線構造に関する。The photodiodes PDI to PD convert light into a photocurrent I.
eAl~A1, which converts into PI~IPa, is a MOS transistor high input impedance amplifier circuit, which logarithmically compresses the photocurrents IP,~IPa using diodes D, -D, and converts them into voltages. These voltages are multiplexed by MP
Analog-to-digital converter A/
Enter in D. The output of the analog-to-digital converter A/D is converted into serial data by the interface circuit IF and transferred to the CPU.The present invention relates to a surface wiring structure when everything from a photodiode to an interface circuit or CPU is integrated into one chip.
第1図は、本発明の第1の実施例を示す模式的レイアウ
ト図である。FIG. 1 is a schematic layout diagram showing a first embodiment of the present invention.
受光ダイオードPDI、PD2・・・はチップの左側に
マトリックス状に配列されている。充電流増幅用の増幅
回路Al、A2・・・及びその他のアナログ回路B 1
r B2 r・・・(電源回路を含む)は天側がGN
D、地側がVccに配線されるように標準化されている
。各ブロックは、第1アルミニウム配線(密の平行斜線
で示す〉及び第2アルミニウム配線く粗の平行斜線で示
す)によって遮光されており、第1アルミニウム配線と
第2アルミニウム配線は境界部で平面的にオーバーラツ
プしている為、光の回わり込みを防ぐことが出来、遮光
を完全に行なうことが出来る。又各ブロックを光からシ
ールドする電極は、電源配線を兼用しており、効率良い
布線を行なうことが可能であるばかりでなく、標準化さ
れていることから自動レイアウトを行なうことも可能で
ある。遮光する領域としては各ブロックの内部領域だけ
で十分であるのでブロックの外部領域は、第1アルミニ
ウム配線、第2アルミニウム配線を用いて効率の良いブ
ロック間配線を行なうことが出来る。又、第2アルミニ
ウム配線で全面的にシールドする場合に比較して、本発
明に於いては第2アルミニウム配線領域の面積がはるか
に少なくて済むのでピンホール等による歩留り低下が少
なく第1アルミニウム配線とシールド電極間の寄生容量
による配線容量も少なくなり、高速の信号伝達が可能と
なる。アナログ回路部の左側(二点鎖線で図示)は論理
回路部が配置されており、本実施例ではポリセル方式が
採用されている。ポリセルの高さは通常アナログ回路ブ
ロックの高さよりも小さくこの為いくつかのセル列をま
とめて第2アルミニウム配線で遮光している。アナログ
回路部におけるブロック間配線は原則として縦方向を第
1アルミニウム配線(実線で示す〉、横方向を第2アル
ミニウム配線(破線で示す)を用いているが、論理回路
ブロック間の配線は、縦方向をポリシリコン配線(波線
で示す)、横方向を第1アルミニウム配線を用いるいる
。但し、高速のデータを転送する必要がある信号ライン
についてはポリシリコン配線を用いず第1アルミニウム
配線と第2アルミニウム配線を用いて接続する。The light receiving diodes PDI, PD2, . . . are arranged in a matrix on the left side of the chip. Amplifier circuits Al, A2, etc. for charging current amplification and other analog circuits B 1
r B2 r... (including power supply circuit), top side is GN
D. The ground side is standardized to be wired to Vcc. Each block is shielded from light by the first aluminum wiring (indicated by dense parallel diagonal lines) and the second aluminum wiring (indicated by coarse parallel diagonal lines), and the first aluminum wiring and the second aluminum wiring are flat at the boundary. Since they overlap, it is possible to prevent light from going around, and it is possible to completely block light. Further, the electrodes that shield each block from light also serve as power supply wiring, which not only allows for efficient wiring, but also enables automatic layout because it is standardized. Since only the inner region of each block is sufficient as a light-shielding region, efficient inter-block interconnection can be performed in the outer region of the block using the first aluminum wiring and the second aluminum wiring. In addition, compared to the case where the entire surface is shielded with the second aluminum wiring, in the present invention, the area of the second aluminum wiring area is much smaller, so there is less yield loss due to pinholes etc. Wiring capacitance due to parasitic capacitance between the shield electrode and the shield electrode is also reduced, allowing high-speed signal transmission. A logic circuit section is arranged on the left side of the analog circuit section (indicated by a two-dot chain line), and a polycell system is adopted in this embodiment. The height of the polycell is usually smaller than the height of the analog circuit block, and for this reason several cell rows are grouped together and shielded from light by a second aluminum wiring. As a general rule, the wiring between blocks in the analog circuit section uses first aluminum wiring (indicated by solid lines) in the vertical direction and second aluminum wiring (indicated by broken lines) in the horizontal direction, but wiring between logic circuit blocks uses vertical wiring. Polysilicon wiring is used in the direction (shown by the wavy line), and first aluminum wiring is used in the horizontal direction.However, for signal lines that require high-speed data transfer, the first aluminum wiring and the second aluminum wiring are used instead of polysilicon wiring. Connect using aluminum wiring.
第2図は、第1の実施例を示す半導体チップの断面図で
あり、SLゲートB 1−CMOSプロセスによる受光
ダイオード、NPNトランジスタ。FIG. 2 is a cross-sectional view of a semiconductor chip showing the first embodiment, including a light receiving diode and an NPN transistor formed by the SL gate B1-CMOS process.
CM OS論理回路部(Pチャネルトランジスタ。CM OS logic circuit section (P channel transistor.
Nチャネルトランジスタ)を図示しているが、第1図と
厳密に対応する図ではない0図示していないが、PNP
トランジスタ、各種抵抗、MOSコンデンサ等のデバイ
スも同一基板上に形成される。又、受光ダイオードはN
型エピタキシャル層3にボロンをイオン注入したタイプ
のダイオード構造を図示しているが、Pウェルにヒ素等
のN型不純物をNPN)ランジスタと同時拡散した構造
のタイプでもかまわない。Although the figure does not strictly correspond to Figure 1, it shows a PNP transistor (N-channel transistor).
Devices such as transistors, various resistors, and MOS capacitors are also formed on the same substrate. Also, the photodiode is N
Although a diode structure is shown in which boron ions are implanted into the epitaxial layer 3, a structure in which an N-type impurity such as arsenic is diffused into the P-well simultaneously with the NPN transistor may also be used.
第3図(a)は第1の実施例の配線構造のみを示すアナ
ログ回路部の1ブロツクの平面図、第3図(b)は第3
図(a)のA−A線断面模式図である。FIG. 3(a) is a plan view of one block of the analog circuit section showing only the wiring structure of the first embodiment, and FIG. 3(b) is a plan view of one block of the analog circuit section showing only the wiring structure of the first embodiment.
FIG. 2 is a schematic cross-sectional view taken along line A-A in FIG.
23はVcc配線を兼用する第1アルミニウム配線、2
0は第1アルミニウム配線と第2アルミニウム配線を電
気的に分離する眉間絶縁膜、21はGND配線を兼用す
る第2アルミニウム配線であり、第1アルミニウム配線
と第2アルミニウム配線は26の部分で互いに平面的に
重なっており重なる長さを十分大きくとれば横方向への
光のにじみ出しを防ぐことが出来る。なお、本実施例で
は第1アルミニウム配!23の上を第2アルミニウム配
線27が通過することが可能である。23 is a first aluminum wiring which also serves as a Vcc wiring;
0 is an insulating film between the eyebrows that electrically separates the first aluminum wiring and the second aluminum wiring, 21 is the second aluminum wiring that also serves as the GND wiring, and the first aluminum wiring and the second aluminum wiring are connected to each other at the part 26. They overlap in a plane, and if the length of the overlap is made sufficiently large, it is possible to prevent light from seeping out in the lateral direction. In addition, in this example, the first aluminum distribution! It is possible for the second aluminum wiring 27 to pass over 23.
このようにして、アナログ回路、論理回路をそれぞれ光
から遮断し、回路の電源を必要に応じて複数に分けるこ
とが出来、かつブロック間配線も第2アルミニウム配線
層を使用することが出来る。又、論理回路から発生する
ノイズに対してアナログ回路を完全にシールドすること
が出来るので高精度のアナログ信号処理を行なうことが
可能である。さらに、受光ダイオードアレイと増幅回路
、アナログ−ディジタル変換器、論理回路部が同一チッ
プ上に構成されるので受光ダイオードの数が増加しても
基板に対する制約はなく高密度に実装することが可能で
ある。又、センサ部と信号処理部の配線遅延を小さくで
き、光電変換→A/D→ディジタル信号処理の全体の処
理速度を高速化することが可能である。In this way, the analog circuit and the logic circuit can be shielded from light, the power supply for the circuit can be divided into a plurality of parts as necessary, and the second aluminum wiring layer can also be used for the wiring between blocks. Furthermore, since the analog circuit can be completely shielded from noise generated from the logic circuit, it is possible to perform highly accurate analog signal processing. Furthermore, since the photodiode array, amplifier circuit, analog-to-digital converter, and logic circuit are configured on the same chip, even if the number of photodiodes increases, there is no restriction on the board and it is possible to mount them at high density. be. Further, the wiring delay between the sensor section and the signal processing section can be reduced, and the overall processing speed of photoelectric conversion→A/D→digital signal processing can be increased.
第5図は、本発明の第2の実施例を示す配線構造断面図
である。FIG. 5 is a sectional view of a wiring structure showing a second embodiment of the present invention.
本実施例では第1アルミニウム配線23の膜厚は1.0
μm、第2アルミニウム配線21.210の膜厚は2.
0μm程度であり、電源ラインの共通インピーダンスを
減らす目的からは極力第2アルミニウム配線を用いた方
が良い0通常アナログ回路はGNDを基準点にしてバイ
アスを決めるのでGNDラインのインピーダンスを減少
する目的から第2アルミ配線を主として用いているが、
本実施例では、Vo。ラインも第1アルミニウム配線2
3と第2アルミニウム配線21Cの2階建構造としてV
(H(Bラインの共通インピーダンスを減少させている
。In this embodiment, the film thickness of the first aluminum wiring 23 is 1.0
μm, and the film thickness of the second aluminum wiring 21.210 is 2.
It is about 0 μm, so for the purpose of reducing the common impedance of the power supply line, it is better to use the second aluminum wiring as much as possible. 0 Normally analog circuits determine the bias using GND as the reference point, so for the purpose of reducing the impedance of the GND line. Although the second aluminum wiring is mainly used,
In this example, Vo. The line is also the first aluminum wiring 2
V as a two-story structure of 3 and the second aluminum wiring 21C
(H(The common impedance of the B line is reduced.
以上、説明したように本発明は受光ダイオードと増幅回
路、論理回路を同一基板上に形成することにより実装密
度を著しく向上させることが出来る。又、センサ部とア
ナログ回路部、論理回路部を同一チップ上に形成する為
、受光ダイオードマトリックスから増幅回路部への信号
ラインがLSI内部のアルミニウム配線によって行なう
ことができるのでフォトダイオードの数が多くなった場
合、本発明は極めて有効であり高速化にも対応できる。As described above, the present invention can significantly improve the packaging density by forming the light receiving diode, the amplifier circuit, and the logic circuit on the same substrate. In addition, since the sensor section, analog circuit section, and logic circuit section are formed on the same chip, the signal line from the photodiode matrix to the amplifier circuit section can be run using aluminum wiring inside the LSI, which allows for a large number of photodiodes. In this case, the present invention is extremely effective and can also be applied to high-speed processing.
本発明は、第1アルミニウム配線と第2アルミニウム配
線を用いて受光ダイオードマトリックス部を除く、アナ
ログ回路部及び論理回路部を効率良く遮光するので電源
ラインを効率良く布線すること可能であり、アナログ回
路間の電源ラインに起因するクロストークを防ぐことが
出来、又ディジタル回路からのアナログ回路へのノイズ
のとび込みを防止することが出来る0本発明による第2
アルミニウム配線による光道へいは必要最小限の面積に
限定されるので全面的にシールド電極を施した場合に比
してピンホール等による歩留り低下が減少する。又シー
ルド電極と第1アルミニウム信号ラインによる寄生容量
が減少することから、配線遅延による影響も少ない、更
に第2アルミニウム配線を各ブロック内の一部と、ブロ
ック間配゛線に使用することが出来るのでレイアウト設
計の自由度が大幅に大きくなり、チップサイズを小さく
することが出来るだけでなく、自動レイアウトも可能で
ある為、設計のTATを短縮化することが可能である0
以上の説明は2層配線を用いた場合について行なったが
2層構造だけに限定されるものでなく3層以上の場合に
ついても等しく応用出来る。The present invention uses the first aluminum wiring and the second aluminum wiring to efficiently shield the analog circuit section and the logic circuit section, excluding the light-receiving diode matrix section, so that it is possible to efficiently wire the power supply line. The second aspect of the present invention can prevent crosstalk caused by power lines between circuits, and can also prevent noise from entering analog circuits from digital circuits.
Since the light path by the aluminum wiring is limited to the minimum necessary area, the reduction in yield due to pinholes and the like is reduced compared to the case where a shield electrode is provided on the entire surface. Also, since the parasitic capacitance due to the shield electrode and the first aluminum signal line is reduced, there is less influence from wiring delays, and the second aluminum wiring can be used for part of each block and for inter-block wiring. Therefore, the degree of freedom in layout design is greatly increased, and not only can the chip size be reduced, but automatic layout is also possible, so it is possible to shorten the design TAT.
Although the above explanation has been made regarding the case where two-layer wiring is used, the present invention is not limited to only a two-layer structure, but can equally be applied to a case where three or more layers are used.
第1図は本発明の第1の実施例を示す模式的レイアウト
図、第2図は第1の実施例を示す半導体チップの断面図
、第3図(a)は第1の実施例の配線楕のみを示す平面
図、第3図(b)は第3図(a)のA−A線断面模式図
、第4図は第1の実施例の回路ブロック図、第5図は第
2の実施例を示す断面模式図である。
1・・・P型シリコン基板、2・・・N+型埋込層、3
・・・N型エピタキシャル層、4・・・Pウェル、5・
・・Nウェル、6・・・P型アノード層、8・・・カソ
ード電極、9・・・エミッタ電極、10・・・ベース電
極、11・・・コレクタ電極、12・・・Nチャネルト
ランジスタのソース電極、13・・・Nチャネルトラン
ジスタのドレイン電極、14・・・Nチャネルトランジ
スタのゲート電極、15・・・Pチャネルトランジスタ
のトレイン電極、16・・・Pチャネルトランジスタの
ソース電極、17・・・Pチャネルトランジスタのゲー
ト電極、18・・・フィールド酸化膜、19・・・CV
D法による酸化シリコン膜、20・・・層間絶縁膜、2
1.21a、21b、21cm第2アルミニウム配線、
23.24・・・第1アルミニウム配線、25・・・酸
化シリコン膜。FIG. 1 is a schematic layout diagram showing a first embodiment of the present invention, FIG. 2 is a cross-sectional view of a semiconductor chip showing the first embodiment, and FIG. 3(a) is a wiring diagram of the first embodiment. 3(b) is a schematic cross-sectional view taken along the line A-A in FIG. 3(a), FIG. 4 is a circuit block diagram of the first embodiment, and FIG. 5 is a schematic diagram of the second embodiment. FIG. 3 is a schematic cross-sectional view showing an example. 1...P type silicon substrate, 2...N+ type buried layer, 3
...N type epitaxial layer, 4...P well, 5.
...N well, 6...P type anode layer, 8...cathode electrode, 9...emitter electrode, 10...base electrode, 11...collector electrode, 12...N channel transistor Source electrode, 13... Drain electrode of N-channel transistor, 14... Gate electrode of N-channel transistor, 15... Train electrode of P-channel transistor, 16... Source electrode of P-channel transistor, 17...・Gate electrode of P channel transistor, 18...Field oxide film, 19...CV
Silicon oxide film by D method, 20... Interlayer insulating film, 2
1.21a, 21b, 21cm second aluminum wiring,
23.24...First aluminum wiring, 25...Silicon oxide film.
Claims (3)
電流を光電変換する増幅回路を含むアナログ回路ブロッ
クと、論理回路部とを同一基板上に構成した光半導体装
置に於いて、前記アナログ回路ブロックのうち少なくと
も一つはその表面が第1の金属配線及び前記第1の金属
配線にオーバラップして設けられて層次を異にする第2
の金属配線からなる光遮蔽膜で覆われていることを特徴
とする光半導体装置。(1) In an optical semiconductor device in which a photodiode, an analog circuit block including an amplifier circuit for photoelectrically converting the photocurrent of the photodiode, and a logic circuit are configured on the same substrate, one of the analog circuit blocks At least one has a first metal wiring and a second metal wiring whose surface overlaps with the first metal wiring and has a different layer order.
An optical semiconductor device characterized by being covered with a light shielding film made of metal wiring.
2の金属配線はGNDラインを兼用している請求項(1
)記載の光半導体装置。(2) Claim (1) wherein the first metal wiring also serves as a Vcc line and the second metal wiring also serves as a GND line.
).
セル列を複数列まとめて第1の金属配線、第2の金属配
線のうち上層側の金属配線からなる光遮蔽膜で覆われて
いる請求項(1)記載の光半導体装置。(3) The logic circuit section is made up of polycell rows, and at least a plurality of polycell rows are covered with a light shielding film made of the upper metal wiring of the first metal wiring and the second metal wiring. The optical semiconductor device according to item (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19546389A JPH0360073A (en) | 1989-07-27 | 1989-07-27 | Optical semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19546389A JPH0360073A (en) | 1989-07-27 | 1989-07-27 | Optical semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360073A true JPH0360073A (en) | 1991-03-15 |
Family
ID=16341497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19546389A Pending JPH0360073A (en) | 1989-07-27 | 1989-07-27 | Optical semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360073A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6936904B2 (en) | 1997-04-10 | 2005-08-30 | Denso Corporation | Photo sensing integrated circuit device and related circuit adjustment |
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| KR20160113739A (en) | 2012-10-15 | 2016-09-30 | 신닛테츠스미킨 카부시키카이샤 | Steel sheet for container, and method for manufacturing same |
-
1989
- 1989-07-27 JP JP19546389A patent/JPH0360073A/en active Pending
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