JPH0360079A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0360079A JPH0360079A JP1194794A JP19479489A JPH0360079A JP H0360079 A JPH0360079 A JP H0360079A JP 1194794 A JP1194794 A JP 1194794A JP 19479489 A JP19479489 A JP 19479489A JP H0360079 A JPH0360079 A JP H0360079A
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- Japan
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- transistor
- writing
- channel
- polycrystalline silicon
- floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、不揮発性半導体記憶装置に関し、特に、読み
出し用トランジスタと書き込み用トランジスタに分けて
単位ビットを２トランジスタ構成にした紫外線消去型電
気的プログラマブルＲＯＭに間する。
出し用トランジスタと書き込み用トランジスタに分けて
単位ビットを２トランジスタ構成にした紫外線消去型電
気的プログラマブルＲＯＭに間する。
［従来の技術］
従来、この種の不揮発性半導体記憶装置は、単位ビット
を２トランジスタで構成する為、大容量ＲＯＭには向い
てなく、読み出し専用のトランジスタを設けて、しきい
値電圧を下げ、チャネル幅を広げることによりオン電流
を高め、高速読み出しを可能にしている。それに対し、
書き込み専用のトランジスタにおいては、読み出し時の
オン電流を気にすることなく、書き込み効率をもっとも
良くする基板濃度にすればよいから、書き込みスビード
も速くすることができる。この２トランジスタ構成のＥ
ＰＲＯＭの従来例としては、第３図（ａ）、 （ｂ）
に示すものがある（ＩＳＳＣＣ’８８ ＴＨＡＭ １１
．４： Ａ ５０ＭＨｚ ＣＭＯ５Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）。この例は、上
述のように、高速読み出しを実現する為に用いられてお
り、その反面、セル面積を犠牲にしている。
を２トランジスタで構成する為、大容量ＲＯＭには向い
てなく、読み出し専用のトランジスタを設けて、しきい
値電圧を下げ、チャネル幅を広げることによりオン電流
を高め、高速読み出しを可能にしている。それに対し、
書き込み専用のトランジスタにおいては、読み出し時の
オン電流を気にすることなく、書き込み効率をもっとも
良くする基板濃度にすればよいから、書き込みスビード
も速くすることができる。この２トランジスタ構成のＥ
ＰＲＯＭの従来例としては、第３図（ａ）、 （ｂ）
に示すものがある（ＩＳＳＣＣ’８８ ＴＨＡＭ １１
．４： Ａ ５０ＭＨｚ ＣＭＯ５Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）。この例は、上
述のように、高速読み出しを実現する為に用いられてお
り、その反面、セル面積を犠牲にしている。
図において、書き込み用トランジスタ１３の浮遊ゲート
６と読み出し用トランジスタ１６の浮遊ゲート６とは、
同一の層で形成されている。また、読み出し用トランジ
スタ１６のドレインは基板に接続されている。
６と読み出し用トランジスタ１６の浮遊ゲート６とは、
同一の層で形成されている。また、読み出し用トランジ
スタ１６のドレインは基板に接続されている。
［発明が解決しようとする課題］
上述した従来の２トランジスタ型ＥＰＲＯＭは、特にそ
の書き込みトランジスタにおいては、ＥＰＲＯＭの書き
込み方式から考えて、ある一定のソース・ドレイン間電
圧を与え、チャネルをオンさせて書き込み、しかも任意
のビットから書ける為には、縦積み構成ではなく、横積
み型の構成にする必要があった。従って、従来は、１ト
ランジスタ型ＥＰＲＯＭも含め、全て横積み型のＲＯＭ
であった。しかし、２トランジスタ型ＥＰＲＯＭの場合
には、上述の要請は書き込みトランジスタに関わるもの
であって、読み出しトランジスタについては、その必然
性はない。
の書き込みトランジスタにおいては、ＥＰＲＯＭの書き
込み方式から考えて、ある一定のソース・ドレイン間電
圧を与え、チャネルをオンさせて書き込み、しかも任意
のビットから書ける為には、縦積み構成ではなく、横積
み型の構成にする必要があった。従って、従来は、１ト
ランジスタ型ＥＰＲＯＭも含め、全て横積み型のＲＯＭ
であった。しかし、２トランジスタ型ＥＰＲＯＭの場合
には、上述の要請は書き込みトランジスタに関わるもの
であって、読み出しトランジスタについては、その必然
性はない。
従って、従来例については、ただでさえ１トランジスタ
を２トランジスタ構成に切り換えることでセル面積を大
きくするのに、読み出しトランジスタまでも横積み構成
にしてしまっては、なおさらセル面積を大きくしてしま
うという欠点を有しているゆ ［発明の従来技術に対する相違点］ 上述した従来の２トランジスタ型ＥＦＲＯＭに対し、本
発明は、書き込みトランジスタとして例えばＮチャネル
型ＭＯ５を採用した場合、読み出しトランジスタとして
Ｐチャネル型ＭＯ５を採用し、書き込み用トランジスタ
で書き込まれることによって読み出しトランジスタのし
きい値電圧をデプレション化させる。そして読み出しト
ランジスタを縦積みＲＯＭタイプにすることによってＮ
ＡＮＤ型のＥＦＲＯＭを構成するという相違点を有する
。
を２トランジスタ構成に切り換えることでセル面積を大
きくするのに、読み出しトランジスタまでも横積み構成
にしてしまっては、なおさらセル面積を大きくしてしま
うという欠点を有しているゆ ［発明の従来技術に対する相違点］ 上述した従来の２トランジスタ型ＥＦＲＯＭに対し、本
発明は、書き込みトランジスタとして例えばＮチャネル
型ＭＯ５を採用した場合、読み出しトランジスタとして
Ｐチャネル型ＭＯ５を採用し、書き込み用トランジスタ
で書き込まれることによって読み出しトランジスタのし
きい値電圧をデプレション化させる。そして読み出しト
ランジスタを縦積みＲＯＭタイプにすることによってＮ
ＡＮＤ型のＥＦＲＯＭを構成するという相違点を有する
。
［課題を解決するための手段］
本発明の２トランジスタ型ＥＰＲＯＭは、第１図（ａ）
〜（ｄ）に示すように、第１導電型の半導体基板内にフ
ィールド領域で画成した活性領域を有し、プログラミン
グ用第１トランジスタと、読み出し用第２トランジスタ
と、で構成される不揮発性メモリセルが集積された不揮
発性半導体記憶装置において、上記第１トランジスタは
、上記活性領域内に形成された第２導電型のソース・ド
レイン領域と、該活性領域の上方に配設された浮遊ゲー
トと、該浮遊ゲートの上方に設けられた制御ゲートと、
を有し、上記第２トランジスタは、上記フィールド領域
上に配設された導電層中に設けられたソース・ドレイン
領域と、上記第１トランジスタと共用する上記浮遊ゲー
トと、上記第１トランジスタと共用する上記制御ゲート
と、を有する構成である。
〜（ｄ）に示すように、第１導電型の半導体基板内にフ
ィールド領域で画成した活性領域を有し、プログラミン
グ用第１トランジスタと、読み出し用第２トランジスタ
と、で構成される不揮発性メモリセルが集積された不揮
発性半導体記憶装置において、上記第１トランジスタは
、上記活性領域内に形成された第２導電型のソース・ド
レイン領域と、該活性領域の上方に配設された浮遊ゲー
トと、該浮遊ゲートの上方に設けられた制御ゲートと、
を有し、上記第２トランジスタは、上記フィールド領域
上に配設された導電層中に設けられたソース・ドレイン
領域と、上記第１トランジスタと共用する上記浮遊ゲー
トと、上記第１トランジスタと共用する上記制御ゲート
と、を有する構成である。
［実施例］
次に、本発明について、図面を参照して説明する。
第１図（ａ）は本発明の等価回路図である。第１図（ｂ
）〜（ｄ）は本発明の一実施例の平面図及び縦断面図で
ある。第１図（Ｃ）は第１図（ｂ）においてＢ−Ｂ線に
沿って見た断面図、第１図（ｄ）は第１図（ｂ）におい
てＡ−Ａ線に沿って見た断面図である。
）〜（ｄ）は本発明の一実施例の平面図及び縦断面図で
ある。第１図（Ｃ）は第１図（ｂ）においてＢ−Ｂ線に
沿って見た断面図、第１図（ｄ）は第１図（ｂ）におい
てＡ−Ａ線に沿って見た断面図である。
さらに、第１図を用いてその動作について説明する。先
ず、書き込みにおいては従来例と同様、Ｎチャネル書き
込みトランジスタ１３０基板チヤネルをホットエレクト
ロンの発生効率が最適な濃度に設定する。従って、非書
き込み時のしきい値電圧は約３． ０〜３．５■である
。従来と同様に書き込みことにより多結晶シリコン層（
浮遊ゲート）６に電子が注入される。一方、素子分離絶
縁膜２上に形成された多結晶シリコンＮ４を基板とし、
負のしきい値電圧、例えば−０，４〜−〇。
ず、書き込みにおいては従来例と同様、Ｎチャネル書き
込みトランジスタ１３０基板チヤネルをホットエレクト
ロンの発生効率が最適な濃度に設定する。従って、非書
き込み時のしきい値電圧は約３． ０〜３．５■である
。従来と同様に書き込みことにより多結晶シリコン層（
浮遊ゲート）６に電子が注入される。一方、素子分離絶
縁膜２上に形成された多結晶シリコンＮ４を基板とし、
負のしきい値電圧、例えば−０，４〜−〇。
５Ｖに設定されたＰチャネルＭＯ５）ランジスタ１４は
、その浮遊ゲート６が前述のＮチャネルＭＯＳトランジ
スタ１３のそれと共通であるため、書き込まれたことに
より浮遊ゲート６は負に帯電し、多結晶シリコン層４０
表面に（＋）の電荷が誘起され、チャネルがオンした状
態になり、見かけ上デプレション型となる。
、その浮遊ゲート６が前述のＮチャネルＭＯＳトランジ
スタ１３のそれと共通であるため、書き込まれたことに
より浮遊ゲート６は負に帯電し、多結晶シリコン層４０
表面に（＋）の電荷が誘起され、チャネルがオンした状
態になり、見かけ上デプレション型となる。
従って、縦積み型マスクＲＯＭにおけるイオン注入によ
りデプレション型となったＭＯＳ）ランジスタと同じ振
舞いをすることができるので、ＮＡＮＤ型の論理構成を
とることができる。
りデプレション型となったＭＯＳ）ランジスタと同じ振
舞いをすることができるので、ＮＡＮＤ型の論理構成を
とることができる。
この方式によれば、オン電流はデプレション型ＭＯ５の
チャネル電流であるから十分大きく取ることができ、高
速読み出しも従来と同様可能である。書き込みについて
も、書き込みトランジスタ１３の書き込み特性がそのま
ま反映されるから、従来レベルである。
チャネル電流であるから十分大きく取ることができ、高
速読み出しも従来と同様可能である。書き込みについて
も、書き込みトランジスタ１３の書き込み特性がそのま
ま反映されるから、従来レベルである。
第２図（ａ）は本発明の実施例２の平面図、及び第２図
（ｂ）は同図（ａ）においてＣ−Ｃ線に沿って見た断面
図である。実施例１と異なる点は、読み出しトランジス
タの形成される多結晶シリコン層４が素子分離絶縁膜２
上に絶縁膜よりも浅く漏られたトレンチに埋め込まれ、
該箇所での多結晶シリコンＮ３、即ち、多結晶シリコン
Ｎ４、浮遊ゲートを構成する多結晶シリコンＮ６、制御
ゲートを構成する多結晶シリコン層８の３Ｎによる段差
を緩和している。さらに、本例では、ワード線８に沿っ
た方向のソース拡散層ライン１１を、同図（ｂ）に示す
ようにソースと同じ導電型の埋め込みソース拡散Ｎ１５
を設けて接続しである為、主面上にソースラインを形成
する必要がないので、ビットライン方向のセルサイズを
縮小することも可能である。
（ｂ）は同図（ａ）においてＣ−Ｃ線に沿って見た断面
図である。実施例１と異なる点は、読み出しトランジス
タの形成される多結晶シリコン層４が素子分離絶縁膜２
上に絶縁膜よりも浅く漏られたトレンチに埋め込まれ、
該箇所での多結晶シリコンＮ３、即ち、多結晶シリコン
Ｎ４、浮遊ゲートを構成する多結晶シリコンＮ６、制御
ゲートを構成する多結晶シリコン層８の３Ｎによる段差
を緩和している。さらに、本例では、ワード線８に沿っ
た方向のソース拡散層ライン１１を、同図（ｂ）に示す
ようにソースと同じ導電型の埋め込みソース拡散Ｎ１５
を設けて接続しである為、主面上にソースラインを形成
する必要がないので、ビットライン方向のセルサイズを
縮小することも可能である。
［発明の効果］
以上説明したように本発明は、読み出しトランジスタと
して素子分離絶縁膜上にある多結晶シリコン層を基板と
する書き込みトランジスタと逆導電型のＭＯＳトランジ
スタを使うことにより、従来例と同じ書き込み特性を確
保しながら、かつ、書き込みことによって読み出しトラ
ンジスタを見かけ上デプレション化することができ、か
つ、その構造上、縦積みにすることができるので、ＮＡ
ＮＤ型論理のＲＯＭ構成を採ることができる。従って、
読出トランジスタ側のドレインコンタクトは不要となり
、従来よりデジット線方向でセルを縮小化することがで
きる。さらにまた、読み出しトランジスタは素子分離絶
縁膜上につくることができるので、従来例よりも双方の
トランジスタ領域間隔を狭めることができるのでワード
線方向においてもセルサイズを縮小化できる利点がある
。
して素子分離絶縁膜上にある多結晶シリコン層を基板と
する書き込みトランジスタと逆導電型のＭＯＳトランジ
スタを使うことにより、従来例と同じ書き込み特性を確
保しながら、かつ、書き込みことによって読み出しトラ
ンジスタを見かけ上デプレション化することができ、か
つ、その構造上、縦積みにすることができるので、ＮＡ
ＮＤ型論理のＲＯＭ構成を採ることができる。従って、
読出トランジスタ側のドレインコンタクトは不要となり
、従来よりデジット線方向でセルを縮小化することがで
きる。さらにまた、読み出しトランジスタは素子分離絶
縁膜上につくることができるので、従来例よりも双方の
トランジスタ領域間隔を狭めることができるのでワード
線方向においてもセルサイズを縮小化できる利点がある
。
第１図（ａ）は本発明の回路図、第１図（ｂ）は本発明
の実施例１の平面図、第１図（ｃ）は第１図（ａ）のＢ
−Ｂ線断面図、第１図（ｄ）は第１図（ａ）のＡ−Ａ線
断面図、第２図（ａ）は本発明の実施例２の平面図、第
２図（ｂ）は第２図（ａ）のＣ−Ｃ線断面図、第３図（
ａ）、 （ｂ）はそれぞれ従来例の２トランジスタ型
のＥＰＲＯＭの平面図及び等価回路図である。 １・・・・・第１導電型半導体基板、 ２・・・・・素子分離絶縁膜、 ３・・・・・第１ゲート絶縁膜、 ４・・・・・多結晶シリコン層、 ５・・・・・第３ゲート絶縁膜、 ６・・・・・浮遊ゲート多結晶シリコン層、７・・・・
・第２ゲート絶縁膜、 ８・・・・・制御ゲート多結晶シリコン層、９・・・・
・層間絶縁膜、 １０Ａ・・デジット線（書き込みトランジスタ）、１０
Ｂ・・デジット線（読み出しトランジスタ）、１１・・
・・第２導電型ソース拡散層、１２・・・・ドレイン拡
散層コンタクト、１３・・・・第２導電型ＭＯ５）ラン
ジスタ部（ｉＦき込み用トランジスタ）、 １４・・・・第１導電型ＭＯＳ）ランジスタ部（読み出
し用トランジスタ）、 ５ １６ ・第２導電型埋め込みソース拡散層、 ・第２導電型ＭＯＳ）ランジスタ部 （読み出し用トランジスタ）。
の実施例１の平面図、第１図（ｃ）は第１図（ａ）のＢ
−Ｂ線断面図、第１図（ｄ）は第１図（ａ）のＡ−Ａ線
断面図、第２図（ａ）は本発明の実施例２の平面図、第
２図（ｂ）は第２図（ａ）のＣ−Ｃ線断面図、第３図（
ａ）、 （ｂ）はそれぞれ従来例の２トランジスタ型
のＥＰＲＯＭの平面図及び等価回路図である。 １・・・・・第１導電型半導体基板、 ２・・・・・素子分離絶縁膜、 ３・・・・・第１ゲート絶縁膜、 ４・・・・・多結晶シリコン層、 ５・・・・・第３ゲート絶縁膜、 ６・・・・・浮遊ゲート多結晶シリコン層、７・・・・
・第２ゲート絶縁膜、 ８・・・・・制御ゲート多結晶シリコン層、９・・・・
・層間絶縁膜、 １０Ａ・・デジット線（書き込みトランジスタ）、１０
Ｂ・・デジット線（読み出しトランジスタ）、１１・・
・・第２導電型ソース拡散層、１２・・・・ドレイン拡
散層コンタクト、１３・・・・第２導電型ＭＯ５）ラン
ジスタ部（ｉＦき込み用トランジスタ）、 １４・・・・第１導電型ＭＯＳ）ランジスタ部（読み出
し用トランジスタ）、 ５ １６ ・第２導電型埋め込みソース拡散層、 ・第２導電型ＭＯＳ）ランジスタ部 （読み出し用トランジスタ）。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板内にフィールド領域で画成した
活性領域を有し、プログラミング用第１トランジスタと
、読み出し用第２トランジスタと、で構成される不揮発
性メモリセルが集積された不揮発性半導体記憶装置にお
いて、 上記第１トランジスタは、上記活性領域内に形成された
第２導電型のソース・ドレイン領域と、該活性領域の上
方に配設された浮遊ゲートと、該浮遊ゲートの上方に設
けられた制御ゲートと、を有し、 上記第２トランジスタは、上記フィールド領域上に配設
された導電層中に設けられたソース・ドレイン領域と、
上記第１トランジスタと共用する上記浮遊ゲートと、上
記第１トランジスタと共用する上記制御ゲートと、を有
することを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194794A JP2969659B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体記憶装置 |
| US07/558,363 US5089866A (en) | 1989-07-27 | 1990-07-27 | Two-transistor type non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194794A JP2969659B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360079A true JPH0360079A (ja) | 1991-03-15 |
| JP2969659B2 JP2969659B2 (ja) | 1999-11-02 |
Family
ID=16330369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194794A Expired - Lifetime JP2969659B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5089866A (ja) |
| JP (1) | JP2969659B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123101B2 (ja) * | 1990-09-14 | 1995-12-25 | 株式会社東芝 | 半導体装置 |
| US5859455A (en) * | 1992-12-31 | 1999-01-12 | Yu; Shih-Chiang | Non-volatile semiconductor memory cell with control gate and floating gate and select gate located above the channel |
| US5740105A (en) * | 1994-05-27 | 1998-04-14 | Texas Instruments Incorporated | Memory cell array with LOCOS free isolation |
| US6060360A (en) * | 1997-04-14 | 2000-05-09 | Taiwan Semiconductor Manufacturing Company | Method of manufacture of P-channel EEprom and flash EEprom devices |
| US5912840A (en) * | 1997-08-21 | 1999-06-15 | Micron Technology | Memory cell architecture utilizing a transistor having a dual access gate |
| KR100426481B1 (ko) * | 2001-06-26 | 2004-04-13 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
| TW578271B (en) * | 2002-12-18 | 2004-03-01 | Ememory Technology Inc | Fabrication method for flash memory having single poly and two same channel type transistors |
| JP2005243127A (ja) * | 2004-02-25 | 2005-09-08 | Sanyo Electric Co Ltd | 紫外線消去型半導体メモリ装置 |
| US9324430B2 (en) * | 2014-04-30 | 2016-04-26 | Globalfoundries Inc. | Method for defining a default state of a charge trap based memory cell |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4778775A (en) * | 1985-08-26 | 1988-10-18 | Intel Corporation | Buried interconnect for silicon on insulator structure |
-
1989
- 1989-07-27 JP JP1194794A patent/JP2969659B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-27 US US07/558,363 patent/US5089866A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2969659B2 (ja) | 1999-11-02 |
| US5089866A (en) | 1992-02-18 |
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