JPH0360209A - 増幅器回路とこの回路を含む半導体集積回路 - Google Patents
増幅器回路とこの回路を含む半導体集積回路Info
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- JPH0360209A JPH0360209A JP2180755A JP18075590A JPH0360209A JP H0360209 A JPH0360209 A JP H0360209A JP 2180755 A JP2180755 A JP 2180755A JP 18075590 A JP18075590 A JP 18075590A JP H0360209 A JPH0360209 A JP H0360209A
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- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30057—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the SEPP power transistors are realised as paralleled FETs, i.e. the push or the pull transistor
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- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30078—A resistor being added in the pull stage of the SEPP amplifier
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- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30096—An op amp being used as extra drive amp for the pull side of the SEPP
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- H03F2203/30129—An op amp being used as extra drive amp for the push side of the SEPP
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、増幅器回路に関し、特に低出力インピーダン
スを持つ回路に関する。
スを持つ回路に関する。
［従来技術］
比較的低出力インピーダンスを持つ増幅器回路は、通常
約６００オーム以下のインピーダンスの電話回線の比較
的低インピーダンスのような、大きな容量性又は抵抗性
負荷を駆動するために必要である。従来技術におけるこ
の種の増幅器回路の典型的なものは、１つ又はそれ以上
の電圧ゲイン・ステージによって入力される低インピー
ダンスの統一ゲイン・バッファ出力で構成されている。
約６００オーム以下のインピーダンスの電話回線の比較
的低インピーダンスのような、大きな容量性又は抵抗性
負荷を駆動するために必要である。従来技術におけるこ
の種の増幅器回路の典型的なものは、１つ又はそれ以上
の電圧ゲイン・ステージによって入力される低インピー
ダンスの統一ゲイン・バッファ出力で構成されている。
この増幅器回路は、通常、半導体チップに集積されてお
り、負荷はチップ外に配置される。
り、負荷はチップ外に配置される。
例えば、Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏ
ｒＡｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉ
ｔｓ （Ｊｏｈｎ Ｗｉｌｅｌｙ ＆ ５ｏｎｓ、５ｅ
ｃｏｎｄ ｅｄｉｔｌｏｎ、１９８４）７５９ページ、
１２．４３図に、Ｐ、Ｒ，Ｇｒａｙと、Ｒ，Ｇ、Ｍｅｙ
ｅｒが示したように、クラスＢ（ブツシュ・プル）動作
のためのバッファ・ステージは、統一電圧ゲインを保証
する方法で直列に接続された１対の出力トランジスタか
らフィードバックを受けるために接続された１対のエラ
ー演算増幅器（エラー・オペアンプ）によって構成する
ことができる。その動作は、（ｑｕｉｅｓｃｅｎｔ ）
状態、即ち無信号状態において、両出カドランジスが電
流を流し、入力電圧が、通常、大地電圧の±０．５ボル
トの狭い範囲外のとき、両出力トランジスタの１つが電
流を流さないような場合にはクラスＡＢである。良く知
られているように、クラスＡＢ動作は、予備（５ｔａｎ
ｄｂｙ）電源の消費が少ないことや、出力を歪ませる小
入力信号に対する出力信号を見失うことがない（″デッ
ド・ゾーン”がない）などの観点から、一般に望ましい
ものとされている。
ｒＡｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉ
ｔｓ （Ｊｏｈｎ Ｗｉｌｅｌｙ ＆ ５ｏｎｓ、５ｅ
ｃｏｎｄ ｅｄｉｔｌｏｎ、１９８４）７５９ページ、
１２．４３図に、Ｐ、Ｒ，Ｇｒａｙと、Ｒ，Ｇ、Ｍｅｙ
ｅｒが示したように、クラスＢ（ブツシュ・プル）動作
のためのバッファ・ステージは、統一電圧ゲインを保証
する方法で直列に接続された１対の出力トランジスタか
らフィードバックを受けるために接続された１対のエラ
ー演算増幅器（エラー・オペアンプ）によって構成する
ことができる。その動作は、（ｑｕｉｅｓｃｅｎｔ ）
状態、即ち無信号状態において、両出カドランジスが電
流を流し、入力電圧が、通常、大地電圧の±０．５ボル
トの狭い範囲外のとき、両出力トランジスタの１つが電
流を流さないような場合にはクラスＡＢである。良く知
られているように、クラスＡＢ動作は、予備（５ｔａｎ
ｄｂｙ）電源の消費が少ないことや、出力を歪ませる小
入力信号に対する出力信号を見失うことがない（″デッ
ド・ゾーン”がない）などの観点から、一般に望ましい
ものとされている。
しかし、上記バッファ・ステージの回路設計は、望まし
くないことに半導体の製造上の差に敏感であり、そのた
め過大な電力浪費、または零入力端子（無信号電流）へ
の不完全なフィードバック制御に起因する回路不安定（
振動）、またはこれら両方の結果を生ずる。大きすぎる
零入力（無信号）電流は電力の浪費であり、少なすぎる
零入力（無信号）電流は上記のような回路不安定を生ず
る。
くないことに半導体の製造上の差に敏感であり、そのた
め過大な電力浪費、または零入力端子（無信号電流）へ
の不完全なフィードバック制御に起因する回路不安定（
振動）、またはこれら両方の結果を生ずる。大きすぎる
零入力（無信号）電流は電力の浪費であり、少なすぎる
零入力（無信号）電流は上記のような回路不安定を生ず
る。
［発明の概要］
本発明による半導体の製造上の差異に敏感でないステー
ジは下記の各要素を含んでいる。
ジは下記の各要素を含んでいる。
（ａ）出力端子、及び第１、第２入力端子を夫々有する
第１、第２演算増幅器（Ａ１、Ａ２）、（ｂ）第１、第
２抵抗手段（Ｒ１、Ｒ２）、（ｃ）第１、第２の比較的
大電流を搬送する制御経路（ソース・ドレイン経路）と
、第１、第２の比較的小電流を搬送する制御端子を夫々
有する第１１第２トランジスタ装置（Ｍ１、Ｍ２）、（
ｄ）第１、第２の電力レール（Ｖ ５ｓ１Ｖ ＤＤ）（
ｅ）第１電力レール（ｖｓ８）から第２電力レール（Ｖ
、ｐ）に向かって、第１トランジスタ装置（Ｍ１）の第
１大電流経路、第１抵抗手段（Ｒ１）、第２抵抗手段（
Ｒ２）、及び第２トランジスタ装置（Ｎ２）の第２大電
流経路を直列に接続するための第１接続手段、 （ｆ）第１トランジスタ装置（Ｍ１）と、第１抵抗手段
（Ｒ１）の間に位置する第１ノード（Ｎ１）を第１演算
増幅器（Ａ１）の第２入力端子へ接続するための第２接
続手段、 （ｇ）第２トランジスタ装置（Ｎ２）と、第２抵抗手段
（Ｒ２）の間に位置する第２ノード（Ｎ２）を第２演算
増幅器（Ａ２）の第２入力端子へ接続するための第３接
続手段、及び（ｈ）第１演算増幅器（ＡＩ）、及び第２
演算増幅器（Ａ２）の出力端子を夫々、第１トランジス
タ装置（Ｍ１）、及び第２トランジスタ装置（Ｎ２）の
制御端子へ接続するための第４、第５接続手段。
第１、第２演算増幅器（Ａ１、Ａ２）、（ｂ）第１、第
２抵抗手段（Ｒ１、Ｒ２）、（ｃ）第１、第２の比較的
大電流を搬送する制御経路（ソース・ドレイン経路）と
、第１、第２の比較的小電流を搬送する制御端子を夫々
有する第１１第２トランジスタ装置（Ｍ１、Ｍ２）、（
ｄ）第１、第２の電力レール（Ｖ ５ｓ１Ｖ ＤＤ）（
ｅ）第１電力レール（ｖｓ８）から第２電力レール（Ｖ
、ｐ）に向かって、第１トランジスタ装置（Ｍ１）の第
１大電流経路、第１抵抗手段（Ｒ１）、第２抵抗手段（
Ｒ２）、及び第２トランジスタ装置（Ｎ２）の第２大電
流経路を直列に接続するための第１接続手段、 （ｆ）第１トランジスタ装置（Ｍ１）と、第１抵抗手段
（Ｒ１）の間に位置する第１ノード（Ｎ１）を第１演算
増幅器（Ａ１）の第２入力端子へ接続するための第２接
続手段、 （ｇ）第２トランジスタ装置（Ｎ２）と、第２抵抗手段
（Ｒ２）の間に位置する第２ノード（Ｎ２）を第２演算
増幅器（Ａ２）の第２入力端子へ接続するための第３接
続手段、及び（ｈ）第１演算増幅器（ＡＩ）、及び第２
演算増幅器（Ａ２）の出力端子を夫々、第１トランジス
タ装置（Ｍ１）、及び第２トランジスタ装置（Ｎ２）の
制御端子へ接続するための第４、第５接続手段。
このバッファ・ステージは、クラスＡＢ動作が可能であ
り、増幅回路の高電圧ゲイン・ステージにより入力され
る点で有利である。さらに、第１、第２トランジスタよ
り高いチャネル幅対長さ比を有する直列に接続された第
３、第４トランジスタの対は、レール対レール電力供給
電圧により近い値で振動する出力電圧を作るために、第
１、第２トランジスタと並列に接続されることができる
。
り、増幅回路の高電圧ゲイン・ステージにより入力され
る点で有利である。さらに、第１、第２トランジスタよ
り高いチャネル幅対長さ比を有する直列に接続された第
３、第４トランジスタの対は、レール対レール電力供給
電圧により近い値で振動する出力電圧を作るために、第
１、第２トランジスタと並列に接続されることができる
。
さらに、フルのレール対レールの出力容量に対して、別
々の切替えトランジスタが、第１、第２レールと第１、
第２トランジスタ間に夫々挿入されており、その各切替
えトランジスタは、第１、第２ノードに夫々接続された
制御端子を有している。
々の切替えトランジスタが、第１、第２レールと第１、
第２トランジスタ間に夫々挿入されており、その各切替
えトランジスタは、第１、第２ノードに夫々接続された
制御端子を有している。
［実施例の説明」
図面は本発明に従う低インピーダンスのバッファ・ステ
ージ２０を示す。このバッファ・ステージ２０には、高
電圧ゲイン・ステージ１０により電圧Ｖ１、Ｖ２が与え
られる。ステージ１０及び２０の両回路は、良く知られ
た後述の単一シリコン半導体チップに集積されることが
できる。
ージ２０を示す。このバッファ・ステージ２０には、高
電圧ゲイン・ステージ１０により電圧Ｖ１、Ｖ２が与え
られる。ステージ１０及び２０の両回路は、良く知られ
た後述の単一シリコン半導体チップに集積されることが
できる。
図面では、電力線（“レール”）■９．とＶ８８は、通
常、＋５Ｖｄｃと一５Ｖｄｃにセットされている。
常、＋５Ｖｄｃと一５Ｖｄｃにセットされている。
電流Ｉ８の固定電流源は、高ゲイン・ステージ１０を構
成するために、抵抗Ｒ８及びｎ−チャネルＭＯＳトラン
ジスタＭ７と直列に、電力レール間に接続される。動作
中は、この高ゲイン・ステージ１０は、その入力端子１
１において、入力端子ＶＩＮを受け、電圧Ｖ１．．Ｖ２
をバッファ・ステージ２０へ加える。
成するために、抵抗Ｒ８及びｎ−チャネルＭＯＳトラン
ジスタＭ７と直列に、電力レール間に接続される。動作
中は、この高ゲイン・ステージ１０は、その入力端子１
１において、入力端子ＶＩＮを受け、電圧Ｖ１．．Ｖ２
をバッファ・ステージ２０へ加える。
１対の標準オペアンプＡｌ、Ａ２（夫々は簡単な差動の
トランジスタ対で構成され得る）の夫々は、ステージ２
０の中に接続され、このオペアンプの各々は電圧ｖ１、
Ｖ２を受けるための負性入力端子を有する。
トランジスタ対で構成され得る）の夫々は、ステージ２
０の中に接続され、このオペアンプの各々は電圧ｖ１、
Ｖ２を受けるための負性入力端子を有する。
レール（ＶＳｓ）からレール（ｖＤＤ）に向かって、ｎ
−チャネルＭＯＳトランジスタＭ５とＭｌ、抵抗Ｒ１と
Ｒ２、及びｐ−チャネルＭＯ３）ランジスタＭ２とＭ６
が、直列に接続される。抵抗Ｒ１とＲ２間のノードはス
テージ２０の出力端子２１に出力電圧Ｖ。ＵＴを発生さ
せる。後述する理由により、選択的に、他のｎ−チャネ
ルＭＯＳトランジスタＭ３と、他のｐ−チャネルＭＯＳ
トランジスタＭ４が、直列接続のＭｌ、Ｍｌ、Ｒ１、Ｒ
２、Ｍ２、Ｍ６で形成される分岐部と並列にバッファ・
ステージに加えられる。 トランジスタＭ３、Ｍ４は
、１／−ル間に直列に接続される。これらトランジスタ
〜１３．Ｍ４のノードは、出力端子２１に接続される。
−チャネルＭＯＳトランジスタＭ５とＭｌ、抵抗Ｒ１と
Ｒ２、及びｐ−チャネルＭＯ３）ランジスタＭ２とＭ６
が、直列に接続される。抵抗Ｒ１とＲ２間のノードはス
テージ２０の出力端子２１に出力電圧Ｖ。ＵＴを発生さ
せる。後述する理由により、選択的に、他のｎ−チャネ
ルＭＯＳトランジスタＭ３と、他のｐ−チャネルＭＯＳ
トランジスタＭ４が、直列接続のＭｌ、Ｍｌ、Ｒ１、Ｒ
２、Ｍ２、Ｍ６で形成される分岐部と並列にバッファ・
ステージに加えられる。 トランジスタＭ３、Ｍ４は
、１／−ル間に直列に接続される。これらトランジスタ
〜１３．Ｍ４のノードは、出力端子２１に接続される。
便宜上トランジスタＭ３、Ｍ４のパラメータは、それら
の相互コンダクタンスが等しくなるように選ばれる。Ｍ
３、Ｍ４夫々のチャネル幅と長さの比（Ｗ／ Ｌ ）は
、便宜上、夫々ＭｌとＭ２のそれより少なくとも約５倍
大きい。同じく、便宜上トランジスタＭ１とＭ２は等し
い相互コンダクタンスを有する。抵抗Ｒ１とＲ２は便宜
上、等値（Ｒ１−Ｒ２）である。ＭｌとＭ２、Ｍ３とＭ
４の相互コンダクタンスを等しくしても、Ｒ１とＲ２は
、信号の歪みにおける何らか不利益という観点において
、必ずしも等しい必要はな、い。事実、抵抗Ｒ１とＲ２
のいずれか１つはＯ（短絡）でもよい。
の相互コンダクタンスが等しくなるように選ばれる。Ｍ
３、Ｍ４夫々のチャネル幅と長さの比（Ｗ／ Ｌ ）は
、便宜上、夫々ＭｌとＭ２のそれより少なくとも約５倍
大きい。同じく、便宜上トランジスタＭ１とＭ２は等し
い相互コンダクタンスを有する。抵抗Ｒ１とＲ２は便宜
上、等値（Ｒ１−Ｒ２）である。ＭｌとＭ２、Ｍ３とＭ
４の相互コンダクタンスを等しくしても、Ｒ１とＲ２は
、信号の歪みにおける何らか不利益という観点において
、必ずしも等しい必要はな、い。事実、抵抗Ｒ１とＲ２
のいずれか１つはＯ（短絡）でもよい。
ＭｌとＭ６の目的は、出力端子２１において生し−ル間
出力電圧振動を可能にすることである。
出力電圧振動を可能にすることである。
そのような全レール間出力電圧の動作は、Ｒ〕−とＲ２
の電圧降下によって妨げふれる傾向があるためである。
の電圧降下によって妨げふれる傾向があるためである。
例えば、Ｒ２の電圧降下のため、出力電圧■。ｕｔは、
Ｖ２がいかに高く上昇しても、電流がＲ２を経て流れる
敗り、ＶＤＤを得ることは出来ない。しかむ、Ｍもの存
在により、ｖ２が上昇して、ノー・ドＮ２の電位がＶＤ
Ｄ以下のしきい値に高められると、トラ〉ジスタＭ６は
ターンオフして１．Ｒ２の電圧降下がなくなり、トラン
ジスタＭ４は出力電圧Ｖ。ｕｔをｖＤＤへ完全に高める
ことがてきる。他方、もしその様な全レール間出力が要
求されない場合には、ＭｌとＭ２のソース端子を夫々Ｖ
８８とＶＤＩ）に直接接続して、ＭｌとＭ６を省略する
ことができる。
Ｖ２がいかに高く上昇しても、電流がＲ２を経て流れる
敗り、ＶＤＤを得ることは出来ない。しかむ、Ｍもの存
在により、ｖ２が上昇して、ノー・ドＮ２の電位がＶＤ
Ｄ以下のしきい値に高められると、トラ〉ジスタＭ６は
ターンオフして１．Ｒ２の電圧降下がなくなり、トラン
ジスタＭ４は出力電圧Ｖ。ｕｔをｖＤＤへ完全に高める
ことがてきる。他方、もしその様な全レール間出力が要
求されない場合には、ＭｌとＭ２のソース端子を夫々Ｖ
８８とＶＤＩ）に直接接続して、ＭｌとＭ６を省略する
ことができる。
各オペアンプＡ１、Ａ、２は、Ｍｌ、Ｍ３の対、及びＭ
２、Ｍ４の対の低電流制御端子（ゲート端子）に接続さ
れる出力端子を有している。
２、Ｍ４の対の低電流制御端子（ゲート端子）に接続さ
れる出力端子を有している。
実際には、オペアンプＡ１、Ａ２は、バイアス（図示せ
ず）されているので、入力信号の変化が出力に何等の変
化をも与えない″デッド・ゾーン。
ず）されているので、入力信号の変化が出力に何等の変
化をも与えない″デッド・ゾーン。
による信号歪み問題を防ぐため、零入力（ｑｕｉｅｓｃ
ｅｎｔ）状態（無信号領域）の近傍において、零でない
零入力（ｑｕｉｅｓｃｅｎｔ）電流の適当な安全マージ
ンがある。
ｅｎｔ）状態（無信号領域）の近傍において、零でない
零入力（ｑｕｉｅｓｃｅｎｔ）電流の適当な安全マージ
ンがある。
バッファ・ステージ２０は次のように動作する。
演算増幅器であるオペアニブＡ、１．Ａ２は、それらの
正、負入力端子間へ与えられる電圧の大きい変化には耐
えられないため、Ｒ１とＭｌ（Ａｌ−・１．↑の間にあ
るノードＮ１、及びＲ２とＭ２（Ａ２へ）の間にあるノ
ードＮ２によって与えられるそれらの正の入力端子への
フィードバックは、パラメータの正しい選択により所望
値に調整可能な、明確な制御された零入力端子１− ｑ
を作る。更に詳細には、ＭｌとＭ６を横切るソース・ド
レン電圧降下が、ｎ−チャネル、ｐ−チャネルトランジ
スタのしきい値より非常に小さいと仮定すれば、零入力
電流は次式で与えられる。
正、負入力端子間へ与えられる電圧の大きい変化には耐
えられないため、Ｒ１とＭｌ（Ａｌ−・１．↑の間にあ
るノードＮ１、及びＲ２とＭ２（Ａ２へ）の間にあるノ
ードＮ２によって与えられるそれらの正の入力端子への
フィードバックは、パラメータの正しい選択により所望
値に調整可能な、明確な制御された零入力端子１− ｑ
を作る。更に詳細には、ＭｌとＭ６を横切るソース・ド
レン電圧降下が、ｎ−チャネル、ｐ−チャネルトランジ
スタのしきい値より非常に小さいと仮定すれば、零入力
電流は次式で与えられる。
１Ｑ−ＩｓＲ８（１＋ａ）／ （Ｒ１＋Ｒ２）・・・・
・・ （１） ここでＲ８，Ｒ１、Ｒ２は夫々の指定抵抗の抵抗値、ａ
は、（等しいトランジスタ対と仮定すれば）Ｍ３の幅対
長さ比（Ｗ／Ｌ） ３とＭｌの幅対長さ比（Ｗ／Ｌ）
１との比、及びＭ４４対２のその比に等しい。即ち、 ａ −（Ｗ／Ｌ） ３／ （Ｗ／Ｌ） 。
・・ （１） ここでＲ８，Ｒ１、Ｒ２は夫々の指定抵抗の抵抗値、ａ
は、（等しいトランジスタ対と仮定すれば）Ｍ３の幅対
長さ比（Ｗ／Ｌ） ３とＭｌの幅対長さ比（Ｗ／Ｌ）
１との比、及びＭ４４対２のその比に等しい。即ち、 ａ −（Ｗ／Ｌ） ３／ （Ｗ／Ｌ） 。
−（Ｗ／Ｌ） ／ （Ｗ／Ｌ） ・・・・・
・ （２）２ 式（１）から、零入力電流１ｑは、十分調整可能であり
、半導体の製造差には敏感でないこと、及び各抵抗の抵
抗値は、Ｗ／Ｌ比と同様に、互いに関連していることが
判る。電流源から供給される電流Ｉ８は、半導体の製造
条件によって変わるけれども、それは明確な非危機的（
ｎｏｎ−ｃｒｉｔｉｃａ１）な変化なので、零入力電流
は半導体製造条件の変化に対して比較的安定である。ま
た演算増幅器へのフィードバックもさほどの回路不安定
を招くことはない。
・ （２）２ 式（１）から、零入力電流１ｑは、十分調整可能であり
、半導体の製造差には敏感でないこと、及び各抵抗の抵
抗値は、Ｗ／Ｌ比と同様に、互いに関連していることが
判る。電流源から供給される電流Ｉ８は、半導体の製造
条件によって変わるけれども、それは明確な非危機的（
ｎｏｎ−ｃｒｉｔｉｃａ１）な変化なので、零入力電流
は半導体製造条件の変化に対して比較的安定である。ま
た演算増幅器へのフィードバックもさほどの回路不安定
を招くことはない。
Ｒ１−Ｒ２−Ｒと選ぶことによって、零入力状態では、
ＶｏＵ、−（ｖ１＋Ｖ２）イ２ −・−（３）即ち、
バッファ・ステージ２０の出力電圧は、このバッファ・
ステージへの入力電圧ｖ１、Ｖ２の共通モード電圧に等
しい。
ステージへの入力電圧ｖ１、Ｖ２の共通モード電圧に等
しい。
上記のごとく、トランジスタＭ３、Ｍ４、Ｍ６、Ｍ５は
省略することができるが、その場合、クラスＡＢ動作（
ブツシュ・プル）の間、 出力電圧Ｖ は、これらの
トランジスタが存在するときｕｔ に可能であるような、はぼ”ＤＤから■ｓｓまでの振動
は不可能である。式（２）で与えられるａの値が大きい
ほど、出力電圧の振動はレール間電圧に近付く。
省略することができるが、その場合、クラスＡＢ動作（
ブツシュ・プル）の間、 出力電圧Ｖ は、これらの
トランジスタが存在するときｕｔ に可能であるような、はぼ”ＤＤから■ｓｓまでの振動
は不可能である。式（２）で与えられるａの値が大きい
ほど、出力電圧の振動はレール間電圧に近付く。
十分な零入力電流を持った安定動作を確保するため、ま
たその結果、クラスＡＢ動作を確保するため、ＩｓとＲ
ｓは、Ａ１又はＡ２、又は双方の・オフセット電圧のチ
ップ対チップの変化が零入力電流ＩＱにとって望ましく
ない大きなチップ対チップの変化にならないように、Ａ
１、Ａ２の演算増幅器オフセット電圧の最大期待絶対値
の合計よりほぼ５倍ないし１０倍またはそれ以上のｌ８
Ｒ８を得るため、十分大きく選ばれるべきである。
たその結果、クラスＡＢ動作を確保するため、ＩｓとＲ
ｓは、Ａ１又はＡ２、又は双方の・オフセット電圧のチ
ップ対チップの変化が零入力電流ＩＱにとって望ましく
ない大きなチップ対チップの変化にならないように、Ａ
１、Ａ２の演算増幅器オフセット電圧の最大期待絶対値
の合計よりほぼ５倍ないし１０倍またはそれ以上のｌ８
Ｒ８を得るため、十分大きく選ばれるべきである。
抵抗Ｒ１、Ｒ２、Ｒ８は、例えば、半導体の標準拡散領
域によって、または標準堆積ポリシリコン抵抗によって
形成することができる。電流源Ｉｓは、既知のごとく、
その飽和領域でバイアスされるＭＯＳトランジスタによ
り形成される。
域によって、または標準堆積ポリシリコン抵抗によって
形成することができる。電流源Ｉｓは、既知のごとく、
その飽和領域でバイアスされるＭＯＳトランジスタによ
り形成される。
Ｍ７のゲート端子に供給された信号の存在で、Ｒ８を横
切る電圧降下（Ｖ２−Ｖ１）は、一定値（ｌ８Ｒ８）に
維持される。即ち、異モード（Ｖ２−Ｖ１）／２は一定
であり、共通モード（Ｖ２＋Ｖ１）／２は信号により変
わる。
切る電圧降下（Ｖ２−Ｖ１）は、一定値（ｌ８Ｒ８）に
維持される。即ち、異モード（Ｖ２−Ｖ１）／２は一定
であり、共通モード（Ｖ２＋Ｖ１）／２は信号により変
わる。
説明のために、代表的なケースの各パラメータの値を示
すと大路次のとおりである。
すと大路次のとおりである。
Ｒ１−Ｒ２−２０００オーム
Ｒ８−１０００オーム
■ｓ目５０マイクロアンペア
−３０
信号によって、出力端子２１における出力電流は、１０
ｍＡはどの高さになり得る。
ｍＡはどの高さになり得る。
ＶＩＮが与えられるＭ７のゲート端子は、例えば、ディ
ファレンシャル・ゲイン・ステージ（図示せず）の出力
端子に接続することができ、またステージ２０の出力端
子２１は、フィードバックの目的でそのディファレンシ
ャル・ゲイン・ステージの負性入力端子に接続すること
ができる。その様な方法で、大電流を大負荷へ駆動する
（線路駆動器）ための増幅器回路に望まれるように、全
体的に高人力インピーダンス、低出力インピーダンスを
組合わせることによって、そのディファレンシャル・ゲ
イン・ステージの正極入力端子に与えられる入力電圧に
比例する全体的統一ゲインのＶｏＵＴが得られる。
ファレンシャル・ゲイン・ステージ（図示せず）の出力
端子に接続することができ、またステージ２０の出力端
子２１は、フィードバックの目的でそのディファレンシ
ャル・ゲイン・ステージの負性入力端子に接続すること
ができる。その様な方法で、大電流を大負荷へ駆動する
（線路駆動器）ための増幅器回路に望まれるように、全
体的に高人力インピーダンス、低出力インピーダンスを
組合わせることによって、そのディファレンシャル・ゲ
イン・ステージの正極入力端子に与えられる入力電圧に
比例する全体的統一ゲインのＶｏＵＴが得られる。
以上、本発明の実施例の詳細をのべたが、本発明の範囲
内で各種変形例を作ることはできる。例えば、ｎ−チャ
ネル、ｐ−チャネルＭＯＳトランジスタの代わりに、ｎ
ｐｎＳｐｎ１）バイポーラトランジスタを使うこともで
きる。
内で各種変形例を作ることはできる。例えば、ｎ−チャ
ネル、ｐ−チャネルＭＯＳトランジスタの代わりに、ｎ
ｐｎＳｐｎ１）バイポーラトランジスタを使うこともで
きる。
尚、特許請求の範囲に記載した参照番号は、発明の容易
なる理解のためで、その技術的範囲を制限するよう解釈
されるべきではない。
なる理解のためで、その技術的範囲を制限するよう解釈
されるべきではない。
図は、
本発明のバッファ・ステージを含む増幅器回路の回路図
である。 出 願 人：アメリカン テレフォン アンド ′−１０″ ０
である。 出 願 人：アメリカン テレフォン アンド ′−１０″ ０
Claims (13)
- （１）（ａ）出力端子及び第１、第２入力端子を夫々有
する第１、第２演算増幅器（Ａ１、Ａ２）（ｂ）第１、
第２抵抗手段（Ｒ１、Ｒ２）、（ｃ）第１、第２の比較
的大電流を搬送する制御経路と、第１、第２の比較的小
電流を搬送する制御端子を夫々有する第１、第２トラン
ジスタ装置（Ｍ１、Ｍ２）、 （ｄ）第１、第２の電力レール（Ｖ＿Ｓ＿Ｓ、Ｖ＿Ｄ＿
Ｄ）（ｅ）第１電力レールから第２電力レールに向かっ
て、第１トランジスタ装置（Ｍ１）の第１大電流経路、
第１抵抗手段（Ｒ１）、第２抵抗手段（Ｒ２）、及び第
２トランジスタ装置（Ｍ２）の第２大電流経路を直列に
接続するための第１接続手段、 （ｆ）第１トランジスタ装置（Ｍ１）と、第１抵抗手段
（Ｒ１）の間に位置する第１ノード（Ｎ１）を第１演算
増幅器（Ａ１）の第２入力端子へ接続するための第２接
続手段、 （ｇ）第２トランジスタ装置（Ｍ２）と、第２抵抗手段
（Ｒ２）の間に位置する第２ノード（Ｎ２）を第２演算
増幅器（Ａ２）の第２入力端子へ接続するための第３接
続手段、及び （ｈ）第１演算増幅器、及び第２演算増幅器の出力端子
を夫々、第１トランジスタ装置（Ｍ１）及び第２トラン
ジスタ装置（Ｍ２）の制御端子へ接続するための第４、
第５接続手段、 を有するバッファ・ステージを含むことを特徴とする増
幅器回路。 - （２）第１、第２抵抗手段間に位置するノードをバッフ
ァ・ステージの出力端子へ接続するための第６接続手段
をさらに含むことを特徴とする請求項１記載の回路。 - （３）請求項１に記載の増幅器回路を含むことを特徴と
する半導体集積回路。 - （４）第１、第２トランジスタ装置の第１、第２制御端
子へ夫々接続される第３、第４の比較的小電流を搬送す
る制御端子を有する第３、第４トランジスタ装置、 第１電力レールから第２電力レールに向かって直列に接
続される第３、第４の比較的大電流の経路を夫々に有す
る第３、第４トランジスタ装置、を更に含むことを特徴
とする請求項１記載の増幅器回路。 - （５）第３トランジスタ装置と第４トランジスタ装置の
チャネル幅対長さ比が、第１トランジスタ装置と第２ト
ランジスタ装置のチャネル幅対長さ比よりも、少なくと
も５倍以上大きいことを特徴とする請求項４記載の回路
。 - （６）大電流経路が第１、第２トランジスタ装置の大電
流経路と直列に夫々接続され、かつ制御端子が夫々第１
、第２ノードに接続されている第５、第６トランジスタ
装置を更に含むことを特徴とする請求項４記載の回路。 - （７）請求項６に記載の回路を含むことを特徴とする半
導体集積回路。 - （８）請求項４に記載の回路を含むことを特徴とする半
導体集積回路。 - （９）第１、第２演算増幅器の第１入力端子に夫々接続
される第１、第２出力端子を有する電圧ゲイン・ステー
ジを含み、 その電圧ゲイン・ステージは、 （ａ）一定電流を供給する電流源手段、 （ｂ）第１、第２端子を有する第３抵抗手段、 （ｃ）入力信号電圧を受けるための回路入力端子に接続
された制御端子を有し、かつ一定電流を搬送するために
適した大電流経路を有する第７トランジスタ装置、 （ｄ）第１レールから第２レールに向かって、電流源手
段、第３抵抗手段、及び第７トランジスタ装置を直列に
接続するための接続手段、及び （ｅ）第３抵抗手段の第１、第２端子を第１、第２演算
増幅器の第１入力端子へ夫々接続するための接続手段、 を有することを特徴とする請求項１記載の増幅器回路。 - （１０）請求項９に記載の増幅器回路を含むことを特徴
とする半導体集積回路。 - （１１）（ａ）一定電流を供給する電流源手段、 （ｂ）第１、第２端子を有する第３抵抗手段、 （ｃ）入力信号電圧を受けるための回路入力端子に接続
された制御端子を有し、かつ一定電流を搬送するために
適した大電流経路を有する第７トランジスタ装置、 （ｄ）第１レールから第２レールに向かって、電流源手
段、第３抵抗手段、及び第７トランジスタ装置を直列に
接続するための接続手段、及び （ｅ）第３抵抗手段の第１、第２端子を第１、第２演算
増幅器の夫々の第１入力端子へ夫々接続するための接続
手段、 を有することを特徴とする請求項４に記載の増幅器回路
。 - （１２）請求項１１に記載の増幅器回路を含むことを特
徴とする半導体集積回路。 - （１３）第３抵抗手段の抵抗と一定電流の積は、第１、
第２演算増幅器の入力オフセット電圧の少なくともほぼ
５倍であることを特徴とする請求項９記載の増幅器回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/382,162 US4959623A (en) | 1989-07-19 | 1989-07-19 | Low impedance buffer circuit |
| US382162 | 1989-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360209A true JPH0360209A (ja) | 1991-03-15 |
| JP2665025B2 JP2665025B2 (ja) | 1997-10-22 |
Family
ID=23507776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180755A Expired - Lifetime JP2665025B2 (ja) | 1989-07-19 | 1990-07-10 | 増幅器回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4959623A (ja) |
| EP (1) | EP0409476B1 (ja) |
| JP (1) | JP2665025B2 (ja) |
| KR (1) | KR0131334B1 (ja) |
| CA (1) | CA2016001C (ja) |
| DE (1) | DE69023061T2 (ja) |
| HK (1) | HK78596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09508030A (ja) * | 1994-01-19 | 1997-08-19 | リルジェダール、グンナー | ロープドラム |
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| US5162753A (en) * | 1991-11-27 | 1992-11-10 | At&T Bell Laboratories | Amplifier arrangement for use as a line driver |
| DE4320061C1 (de) * | 1993-06-17 | 1994-11-10 | Siemens Ag | Verstärkerausgangsstufe |
| US5343166A (en) * | 1993-08-26 | 1994-08-30 | Pass Laboratories, Inc. | Efficient high fidelity audio power amplifier |
| DE4329865C2 (de) * | 1993-09-03 | 1995-12-14 | Siemens Ag | Schaltungsanordnung zur Einstellung des Querstroms einer Gegentaktendstufe |
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| DE19834209C1 (de) * | 1998-07-29 | 2000-04-20 | Siemens Ag | Verstärkerausgangsstufe |
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- 1989-07-19 US US07/382,162 patent/US4959623A/en not_active Expired - Lifetime
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- 1990-07-11 EP EP90307590A patent/EP0409476B1/en not_active Expired - Lifetime
- 1990-07-11 DE DE69023061T patent/DE69023061T2/de not_active Expired - Fee Related
- 1990-07-12 KR KR1019900010531A patent/KR0131334B1/ko not_active Expired - Fee Related
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- 1996-05-02 HK HK78596A patent/HK78596A/en not_active IP Right Cessation
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| KR910003917A (ko) | 1991-02-28 |
| JP2665025B2 (ja) | 1997-10-22 |
| DE69023061T2 (de) | 1996-03-21 |
| KR0131334B1 (ko) | 1998-10-01 |
| CA2016001C (en) | 1994-07-26 |
| EP0409476B1 (en) | 1995-10-18 |
| EP0409476A2 (en) | 1991-01-23 |
| EP0409476A3 (en) | 1991-10-16 |
| DE69023061D1 (de) | 1995-11-23 |
| HK78596A (en) | 1996-05-10 |
| US4959623A (en) | 1990-09-25 |
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