JPH036039A - 誘電体分離基板及びその製造方法 - Google Patents
誘電体分離基板及びその製造方法Info
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- JPH036039A JPH036039A JP13905189A JP13905189A JPH036039A JP H036039 A JPH036039 A JP H036039A JP 13905189 A JP13905189 A JP 13905189A JP 13905189 A JP13905189 A JP 13905189A JP H036039 A JPH036039 A JP H036039A
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- substrate
- single crystal
- forming
- oxide film
- protective film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積装置（以下ＩＣ）に係り、特に高耐
圧、大電流に好適なＩＣの基板の製造方法に関する。
圧、大電流に好適なＩＣの基板の製造方法に関する。
近年ＩＣの応用範囲が拡大し、それに伴ない機能も多種
・多様になってきた。特に家電品・事務及び産業機器分
野では高耐圧（１００Ｖ以上）、大電流（ＬＡ以上）の
低コストなパワーＩＣが要求されている。
・多様になってきた。特に家電品・事務及び産業機器分
野では高耐圧（１００Ｖ以上）、大電流（ＬＡ以上）の
低コストなパワーＩＣが要求されている。
従来この種の用途には、ハイブリッドＩＣが用いられて
いた。しかし低コスト化には限界があるとか、小形・軽
量化に限界があるとか、結線個所が多いので信頼性が劣
る等の問題があり、モノリシックＩＣ化が強く望まれて
いた。
いた。しかし低コスト化には限界があるとか、小形・軽
量化に限界があるとか、結線個所が多いので信頼性が劣
る等の問題があり、モノリシックＩＣ化が強く望まれて
いた。
このＩＣ化に対して、特開昭５３−６３８４０号は誘電
体分離基板を使い要求を満足させたことを開示している
。
体分離基板を使い要求を満足させたことを開示している
。
以下特許公報及び文献より抜粋した基板の構造及び基板
の製造方法を従来例として、その内容を報告する。
の製造方法を従来例として、その内容を報告する。
第３図は従来プロセスで形成した基板１０３の断面を示
す。基板はｎ−層１１０とｎ十埋込層１３０からなる単
結晶領域が、酸化膜１４０により絶縁分離された単結晶
島１５０と、ｎ−ＪｉｌｌｌＯとｎ十埋込層１２０及び
ｎ÷十高濃度エピタキシャル層１６２からなる縦形単結
晶領域１６０が一体化された基板である。
す。基板はｎ−層１１０とｎ十埋込層１３０からなる単
結晶領域が、酸化膜１４０により絶縁分離された単結晶
島１５０と、ｎ−ＪｉｌｌｌＯとｎ十埋込層１２０及び
ｎ÷十高濃度エピタキシャル層１６２からなる縦形単結
晶領域１６０が一体化された基板である。
第４図は基板の製造プロセスフローを示す。
先ず、第４図（ａ）から順にプロセスフローを説明する
。ｎ形で面方位（１００）面の単結晶Ｓｉウェハ１１０
を酸化して酸化膜１１１を形成する（（ａ）図）。
。ｎ形で面方位（１００）面の単結晶Ｓｉウェハ１１０
を酸化して酸化膜１１１を形成する（（ａ）図）。
次に、ホトエツチングにより部分的に酸化膜１１１を除
去する（（ｂ）図）。
去する（（ｂ）図）。
次にアルカリ系のエツチング液に浸し、７字形の溝（こ
れを分離溝と呼ぶ）１２ｏを形成する（（Ｃ）図）。
れを分離溝と呼ぶ）１２ｏを形成する（（Ｃ）図）。
次に最初に形成した酸化膜１１１を除去し、ｎ形不純物
を導入し埋込層１３０を形成する。ここではヒ素（Ａｓ
）をイオン打込法で導入した。埋込層を部分的に形成す
るには、この工程の前にホトエツチング工程が必要で、
更に工程が増えることにな、るので得策ではない（（ｄ
）図）。
を導入し埋込層１３０を形成する。ここではヒ素（Ａｓ
）をイオン打込法で導入した。埋込層を部分的に形成す
るには、この工程の前にホトエツチング工程が必要で、
更に工程が増えることにな、るので得策ではない（（ｄ
）図）。
次に再び酸化して、酸化膜１４０を形成する。
これが後述する単結晶島間を絶縁分離する分離用の酸化
膜である（（ｅ）図）。
膜である（（ｅ）図）。
次に出力素子を形成する部分の酸化膜１４０を除去する
ためホトエツチングを行なう。ここでは、４５０ｃｐと
いう粘度の高いレジスト１４１を使った。しかし、それ
でも１回塗っただけでは、レジストはＶ字形の分離溝の
底部には溜まるものの溝上部縁には塗布されなかった（
（ｆ）図）。
ためホトエツチングを行なう。ここでは、４５０ｃｐと
いう粘度の高いレジスト１４１を使った。しかし、それ
でも１回塗っただけでは、レジストはＶ字形の分離溝の
底部には溜まるものの溝上部縁には塗布されなかった（
（ｆ）図）。
このまま露光・現像しエツチングすると縁の酸化膜が除
去され、基板完成後絶縁耐圧が下る。そこで（ｆ）図の
工程を３回繰返し縁をレジストでカバーしてエツチング
した（（ｇ）図）。
去され、基板完成後絶縁耐圧が下る。そこで（ｆ）図の
工程を３回繰返し縁をレジストでカバーしてエツチング
した（（ｇ）図）。
次にエピタキシャルを行なう。酸化膜のある部分には従
来の誘電体分離基板の様に多結晶５ｉ１６１が、出力段
素子を形成する部分は酸化膜１４０がなく単結晶Ｓｉが
露出しているので単結晶５ｉ１６２が成長する。ここで
はＳｉの原料ガスにリンＣＰ）を加えｎ÷÷高濃度層と
した（（ｈ）図）。
来の誘電体分離基板の様に多結晶５ｉ１６１が、出力段
素子を形成する部分は酸化膜１４０がなく単結晶Ｓｉが
露出しているので単結晶５ｉ１６２が成長する。ここで
はＳｉの原料ガスにリンＣＰ）を加えｎ÷÷高濃度層と
した（（ｈ）図）。
次いで（ｈ）図の→印まで研削及び研磨することにより
基板は完成する（（ｉ）図）。
基板は完成する（（ｉ）図）。
この基板の問題点の第１は、７字形の溝を形成したウェ
ハをホトエツチングすることにある。つまり機械的に弱
くなっているウェハに対して３度もレジスト塗布装置及
びアライナ装置、更に現像装置により機械的衝撃を加え
製造歩留りを下げていることである。
ハをホトエツチングすることにある。つまり機械的に弱
くなっているウェハに対して３度もレジスト塗布装置及
びアライナ装置、更に現像装置により機械的衝撃を加え
製造歩留りを下げていることである。
第２の問題点は５ｎ十埋込層を部分的に形成するには更
に熱処理、ホトエツチングを必要とすることにある。現
状のプロセスではｎ十埋込層を形成するか否か、どちら
か一方を選択するしかない。
に熱処理、ホトエツチングを必要とすることにある。現
状のプロセスではｎ十埋込層を形成するか否か、どちら
か一方を選択するしかない。
出力段素子を形成する縦形単結晶領域１６０には不要で
、他の単結晶島１５０には要だとした場合は、（ｄ）図
の後に酸化し、新たなホトマスクを使い縦形単結晶領域
になる部分を保護するようなホトエツチングを必要とす
ることである。
、他の単結晶島１５０には要だとした場合は、（ｄ）図
の後に酸化し、新たなホトマスクを使い縦形単結晶領域
になる部分を保護するようなホトエツチングを必要とす
ることである。
以上の様に従来の技術には解決すべき問題があった。
上記従来技術は、単結晶島と縦形単結晶領域を備えた基
板の製造工程中の機械的衝撃、及びコスト低減の点につ
いて配慮がされておらず、基板製造歩留りの低下、製造
コストの増大を招くという問題があった。
板の製造工程中の機械的衝撃、及びコスト低減の点につ
いて配慮がされておらず、基板製造歩留りの低下、製造
コストの増大を招くという問題があった。
本発明の目的は上記問題を解決し、低コストで信頼性の
高いパワーＩＣ用の基板を捉供することである。
高いパワーＩＣ用の基板を捉供することである。
上記目的は、従来の製造プロセスを改ため、プレーナプ
ロセスにすることにより達成される。
ロセスにすることにより達成される。
本発明は、縦形単結晶領域を形成する部分に予め窒化膜
を形成しておくので、分に用の酸化膜形成時にはこの部
分に酸化膜は成長しない。従って酸化膜形成後に窒化膜
を除去すれば単結晶面を露出させることができ、その面
よりｌ結晶Ｓｉを成長させること力）可能となる。
を形成しておくので、分に用の酸化膜形成時にはこの部
分に酸化膜は成長しない。従って酸化膜形成後に窒化膜
を除去すれば単結晶面を露出させることができ、その面
よりｌ結晶Ｓｉを成長させること力）可能となる。
以下、本発明の一実施例を第１図により説明する。
本実施例は、縦形単結晶領域内１６０に部分的にｎ十埋
込層を形成した基板である。本基板は、ｎ−層１１０、
ｎ十埋込層１３０からなる単結晶Ｓｉ領域が酸化膜１４
０によって電気的に絶縁分離された単結晶島１５０と、
ｎ−層１１０と斜面に形成したｎ十埋込Ｍ１３０及びＨ
＋十形高濃度二ピタキシャル層１６１からなる縦形単結
晶領域１６０が一体化されたものである。
込層を形成した基板である。本基板は、ｎ−層１１０、
ｎ十埋込層１３０からなる単結晶Ｓｉ領域が酸化膜１４
０によって電気的に絶縁分離された単結晶島１５０と、
ｎ−層１１０と斜面に形成したｎ十埋込Ｍ１３０及びＨ
＋十形高濃度二ピタキシャル層１６１からなる縦形単結
晶領域１６０が一体化されたものである。
この基板の製造プロセスを説明する。第２図はその製法
を示す。先ず従来技術で製造する場合と同じｎ形で面方
位（１００）面の単結晶Ｓｉウェハ１１０を酸化して酸
化膜１１２を形成する。更に、窒化膜（Ｓ ｉ ３Ｎ４
） １１３を形成する（（ａ）図）。
を示す。先ず従来技術で製造する場合と同じｎ形で面方
位（１００）面の単結晶Ｓｉウェハ１１０を酸化して酸
化膜１１２を形成する。更に、窒化膜（Ｓ ｉ ３Ｎ４
） １１３を形成する（（ａ）図）。
次に、ホトエツチングにより部分的に窒化膜を除去する
。この場合は、縦形単結晶領域を形成する部分の窒化膜
を残す（（ｂ）図）。
。この場合は、縦形単結晶領域を形成する部分の窒化膜
を残す（（ｂ）図）。
次に、酸化膜１１４を形成する。これは次の溝形成時の
保護膜となる（（Ｃ）図）。
保護膜となる（（Ｃ）図）。
次に、ホトエツチングにより部分的に酸化膜１１４を除
去し、アルカリ系のエツチング液に浸し、７字形の分離
溝１２０を形成する（（ｄ）図）。
去し、アルカリ系のエツチング液に浸し、７字形の分離
溝１２０を形成する（（ｄ）図）。
次に、酸化膜１１４を除去し、Ａｓインプラによりｎ十
埋込層１３０を形成する。この時、縦形単結晶領域を形
成する部分には窒化膜１１３及び酸化膜１１２が残って
いるので、これが保護膜となり斜面にのみ埋込層を形成
できる。又他の単結晶島になる部分には全面に埋込層が
形成できる。
埋込層１３０を形成する。この時、縦形単結晶領域を形
成する部分には窒化膜１１３及び酸化膜１１２が残って
いるので、これが保護膜となり斜面にのみ埋込層を形成
できる。又他の単結晶島になる部分には全面に埋込層が
形成できる。
本発明によりホトエツチングなしで部分的な埋込層形成
が可能になった（（ｅ）図）。
が可能になった（（ｅ）図）。
次に、酸化により絶縁分離用の酸化膜１４０を形成する
（（ｆ）図）。
（（ｆ）図）。
次に、窒化膜１１３及び酸化膜１１２を除去して縦形単
結晶領域を形成する部分に単結晶Ｓｉ面を露出させる。
結晶領域を形成する部分に単結晶Ｓｉ面を露出させる。
従来例の様にウェハに機械的衝撃を加えることなく、単
結晶面を露出させることができた。又、分離溝１２０上
縁部の酸化膜除去による絶縁耐圧低下の問題も解決でき
た。
結晶面を露出させることができた。又、分離溝１２０上
縁部の酸化膜除去による絶縁耐圧低下の問題も解決でき
た。
次に、Ｓｉの原料ガスにＰを加えエピタキシャルを行な
い（（ｈ）図）、更に研削・研磨して基板は完成する（
（ｉ）向）。
い（（ｈ）図）、更に研削・研磨して基板は完成する（
（ｉ）向）。
以上の様に、本発明により新たなホトマスクを使わずに
部分的な埋込層形成ができ、分離溝を形成したウェハに
機械的ＷＩ撃を加えることなく、更に絶縁分離用酸化膜
の絶縁耐圧に対する信頼性も保つことができた。
部分的な埋込層形成ができ、分離溝を形成したウェハに
機械的ＷＩ撃を加えることなく、更に絶縁分離用酸化膜
の絶縁耐圧に対する信頼性も保つことができた。
第２の実施例
第１図（ｂ）は本発明を適用した第２の実施例の断面を
示す。
示す。
基板１０２は、ｎ−層１１０とｎ十埋込層１３０からな
る単結晶島１５０と、ｎ−層１１０と斜めの部分にのみ
形成したｎ÷埋込層１３０とエピタキシャルで形成した
ｎ層１６３及びＰ÷形の高濃度単結晶Ｓｉ層１６５から
なる縦形単結晶領域が一体化されたものである。
る単結晶島１５０と、ｎ−層１１０と斜めの部分にのみ
形成したｎ÷埋込層１３０とエピタキシャルで形成した
ｎ層１６３及びＰ÷形の高濃度単結晶Ｓｉ層１６５から
なる縦形単結晶領域が一体化されたものである。
縦形単結晶領域にＩＧＢＴを形成するＩＣ用の基板とし
て使える。
て使える。
本発明によれば、新たなホトマスク及びプロセスを加え
ることなく部分的に埋込層を形成できる。
ることなく部分的に埋込層を形成できる。
また、分離溝を形成したウェハに機械的衝撃を与えるこ
とないので基板製造歩留り向上に効果がある。
とないので基板製造歩留り向上に効果がある。
更に絶縁分離用の酸化膜除去の心配もないことから絶縁
耐圧に対する信頼性向上に効果がある。
耐圧に対する信頼性向上に効果がある。
第１図（ａ）及び（ｂ）は本発明の第１及び第２の実施
例で形成した基板を示す図、第２図（、）から（ｉ）は
本発明の第１の実施例のプロセスフロー図、第３図は従
来方法で形成した基板を示す図、第４図（ａ）から（ｉ
）は従来方法のプロセスフロー図である。 １０１．１０２，１０３・・・基板、１１０−ｎ−層及
びｎ−ウェハ、１１１，１１２，１１４・・・酸化膜、
１１３・・・窒化膜、１２０・・・分離溝、１３０・・
ｎ十埋込層、１４０・・・酸化膜、１５０・・・単結晶
島、１６０・・・縦形単結晶領域、１６１，１６４・・
・多結晶Ｓｉ層、１６２，１６５・・高濃度単結晶Ｓｉ
Ｍ、第２図 四７基級 第 ３ 図 第４１Ｅ
例で形成した基板を示す図、第２図（、）から（ｉ）は
本発明の第１の実施例のプロセスフロー図、第３図は従
来方法で形成した基板を示す図、第４図（ａ）から（ｉ
）は従来方法のプロセスフロー図である。 １０１．１０２，１０３・・・基板、１１０−ｎ−層及
びｎ−ウェハ、１１１，１１２，１１４・・・酸化膜、
１１３・・・窒化膜、１２０・・・分離溝、１３０・・
ｎ十埋込層、１４０・・・酸化膜、１５０・・・単結晶
島、１６０・・・縦形単結晶領域、１６１，１６４・・
・多結晶Ｓｉ層、１６２，１６５・・高濃度単結晶Ｓｉ
Ｍ、第２図 四７基級 第 ３ 図 第４１Ｅ
Claims (1)
- 【特許請求の範囲】 １、誘電体分離基板において、分離溝と絶縁物により絶
縁分離された単結晶Ｓｉ（ I ）群と、基板の表面から
裏面まで貫通した、少なくとも１つの基板と絶縁分離さ
れない縦形単結晶領域IIを備えたことを特徴とする誘電
体分離基板。 ２、第１項記載の基板の製造方法として以下の工程を有
することを特徴とした誘電体分離基板の製造方法。 （１）単結晶Ｓｉ（ I ）にエッチングに対する保護膜
を形成する工程 （２）更に酸化膜の成長をおさえる保護膜を形成する工
程 （３）保護膜を部分的除去する工程 （４）更にアルカリ系のエッチングに対する保護膜を形
成する工程 （５）上記保護膜を部分的に除去する工程 （６）分離溝を形成する工程 （７）必要に応じ埋込層を形成する工程 （８）分離用の絶縁物を形成する工程 （９）（２）で残した保護膜を除去し、単結晶（ I ）
の面を露出させる工程 （１０）Ｓｉを成長させる工程 （１１）単結晶Ｓｉ（ I ）群が電気的に絶縁分離され
るまで研削・研磨・エッチングする工程 ３、第２項記載の製法により形成した基板の縦形単結晶
領域にＩＧＢＴを形成したパワーＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13905189A JPH036039A (ja) | 1989-06-02 | 1989-06-02 | 誘電体分離基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13905189A JPH036039A (ja) | 1989-06-02 | 1989-06-02 | 誘電体分離基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036039A true JPH036039A (ja) | 1991-01-11 |
Family
ID=15236331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13905189A Pending JPH036039A (ja) | 1989-06-02 | 1989-06-02 | 誘電体分離基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597738A (en) * | 1993-12-03 | 1997-01-28 | Kulite Semiconductor Products, Inc. | Method for forming isolated CMOS structures on SOI structures |
-
1989
- 1989-06-02 JP JP13905189A patent/JPH036039A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597738A (en) * | 1993-12-03 | 1997-01-28 | Kulite Semiconductor Products, Inc. | Method for forming isolated CMOS structures on SOI structures |
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