JPH0361375B2

JPH0361375B2 -

Info

Publication number: JPH0361375B2
Application number: JP16875886A
Authority: JP
Inventors: Tadashi Nakamura; Atsushi Yamashita; Masaru Moriwake
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-07-17
Filing date: 1986-07-17
Publication date: 1991-09-19
Also published as: JPS6326035A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術 (i) パスメモリセル方式の場合 (ii) ランダムアクセスメモリの場合 (iii) パストレース方式の場合発明が解決しようとする問題点問題点が解決するための手段作用実施例実施例と第１図との対応関係実施例の構成 (i) 全体の構成 (ii) パストレース制御部の構成実施例の動作 (i) 書き込みモード (ii) トレースモード (iii) パストレース実施例での復号結果の例発明の効果〔概要〕ビタビ復号器であつて、ACS部で生き残りパ
スとして判定した側のパスセレクトの内容をパス
メモリに書き込んだ後、それを新しいものから古
いものへの側で読みだしてパストレースを行なつ
て最尤パスを求めることにより、１復号サイクル
でのメモリアクセス回数が減少して、高速になる
と共に、メモリにも通常のランダムアクセスメモ
リを使用することができる。

〔産業上の利用分野〕

本発明は、ビタビ復号器に関し、特に、パスト
レース方式を適用したビタビ復号器に関するもの
である。

ビタビ復号器（Viterbi Decoder）は、畳み込
み符号の最尤復号法に使用されるものであり、既
知の複数個の符号系列のうち、受信符号系列に最
も符号距離が近いパスを最尤パスとして選択し、
この選択されたパスに対応して復号データを得る
ものである。このビタビ復号器は、誤り訂正能力
が高いことから、衛星通信等の復号器として使用
されている。

〔従来の技術〕

(i) パスメモリセル方式の場合従来から汎用されているビタビ復号器とし
て、第７図に示すようなものがあつた。ここ
で、ビタビ復号器は、符号分配器としてのブラ
ンチメトリツク計算部、複数のACS回路で成
る演算部、パスメモリおよび当該パスメモリで
の出力に基づいて多数決を取つて復号出力を得
る多数決回路（最尤判定回路）で構成されてい
る。

このブランチメトリツク計算部は、受信装置
の復調出力の受信符号からブランチメトリツク
を計算するものであり、そのブランチメトリツ
クはACS回路に加えられ、１シンボル前のパ
スメトリツクと加算される。その加算結果は新
しいパスメトリツクとなり、これらのパスメト
リツクの比較により、小さい方を最尤パスのパ
スメトリツクとし、そのパスメトリツクとパス
セレクト信号とが出力される。

ACS回路は、第８図に示すように、加算器
（Adder）、比較器（Comparator）およびセレ
クタ（Selector）で構成されている。

パスメモリは、第９図に示すようなセレクタ
とフリツプフロツプとから成るパスメモリセル
を、第１０図に示すように多段に接続した構成
となつている。これには、ACS回路からのパ
スセレクト信号が加えられて、最尤パスの経歴
が記憶されるものである。つまり、復号サイク
ル毎にACS部で生き残りパスと判定した側の
パスメモリセルの内容を、パスセレクト信号を
用いて転送することになる。

このビタビ復号器においては、符号の拘束長
を大きくする程、誤り訂正能力が大きくなるも
のであるが、回路規模が指数関数的に増大する
ので、３乃至７程度の拘束長が採用されてい
る。

例えば、拘束長７の場合ではACSが64個必
要となり、回路規模が大きくなる。

(ii) ランダムアクセスメモリの場合また、第１１図は、２つのランダムアクセス
メモリ（RAM）を用いて構成した従来のパス
メモリを示す。

かようなパスメモリは、２個のランダムアク
セスメモリで多重化動作をさせるようにしたも
のである。例えば、上述したパスメモリのある
パスメモリセルに相当するノード番号Ｉにおい
て、一方のランダムアクセスメモリのアドレス
に、〓Ｉ／２」と、2^K-1＋〓Ｉ／２」とのうち
の生き残りとして選択された方のノード番号が
設定される。そして、他方のランダムアクセス
メモリのアドレスにＩを設定する。その状態
で、一方のランダムアクセスメモリのデータ出
力端子DOから他方のランダムアクセスメモリ
のデータ入力端子DOIにデータ（バス情報）を
転送する。これを全ノードについて行ない、多
数決回路等で成る出力処理部から復号出力を得
る。次の復号サイクルでは、他方のランダムア
クセスメモリのデータ出力端子DOから一方の
ランダムアクセスメモリのデータ入力端子DOI
にデータ（バス情報）を転送する。なお、上述
した〓Ｉ／２」は、１／２を越えない最大の整
数を示すガウス記号である。

(iii) パストレース方式また、パスメモリに記憶されたパス選択情報
を遡ることにより、最尤パスを決定するパスト
レース方式が提案されている。このパストレー
ス方式は、ノード番号とそのノード番号に対応
したパスメモリの内容とにより、そのノードに
おいて生き残りとして選択された側のノード番
号を求め、これを繰り返して、パスメモリの最
後に到達したときノード番号から復号出力を得
る方式である。

〔発明が解決しようとする問題点〕

ところで、上述した従来方式にあつては、いず
れも欠点が指摘されていた。

第１０図に関連して述べた「(i)パスメモリセル
方式の場合」の従来例では、パスメモリセルがセ
レクタとフリツプフロツプとから成る構成である
ため、ランダムアクセスメモリのように集積回路
化することが困難であり、ビタビ復号器としての
装置構成を小型化することは極めて困難であると
いう問題点があつた。

また、第１１図に示したように、「(ii)ランダム
アクセスメモリの場合」のようにランダムアクセ
スメモリを用いることにより、集積回路化したパ
スメモリを構成することができる。しかしなが
ら、多重化動作をさせていることに因り、例えば
拘束長＝７の復号器を構成する場合に、１復号サ
イクル当たり、２つのメモリを64回アクセスする
必要がある。従つて、復号処理速度を向上させる
ことが極めて困難であつた。また、復号処理速度
を向上させるために、多重度を低下させてアクセ
ス回数を減少させることも考えられるが、その場
合にはメモリの個数が増加するという問題点が挙
げられていた。

更に、「(iii)パストレース方式の場合」において
上述した従来のパストレース方式は、パスメモリ
の段数に対応してノード番号の演算を繰り返すこ
とにより、最尤パスのトレースを行なうものであ
るから、パスメモリに対するアクセス回数が多く
なる。それにより、復号処理速度を向上すること
が困難であるという問題点があつた。

本発明は、このような点にかんがみて創作され
たものであり、復号処理速度の向上および装置構
成の小型化という従来相反する問題点を一挙に解
決したビタビ復号器を提供することを目的として
いる。

〔問題点を解決するための手段〕

第１図は、本発明のビタビ復号器の原理ブロツ
ク図である。

図において、符号分配手段１１５は、受信符号
１１１に基づいてブランチメトリツク１１３を計
算する。

ACS回路１２１は、符号分配手段１１５によ
つて計算されたブランチメトリツク１１３と１シ
ンボル前のパスメトリツクとを加算し、その加算
出力のパスメトリツク１１７および当該パスメト
リツクの比較によつて選択された最尤パスを表す
パスセレクト情報１１９を出力する。

書込手段１２５は、パスセレクト情報１１９を
所定の第１期間に従つてパスメモリ１２３に書き
込む。

トレース位置定義手段１２７は、パスメモリ１
２３に書き込まれたパスセレクト情報１１９に基
づいてパストレースを行う上でのトレース位置を
定義する。

位置情報出力手段１３１は、前記トレース位置
に応じた繰り返しサイクルでのトレース位置情報
１２９を出力する。

トレース開始ノード決定手段１３５は、パスメ
トリツク１１７に基づいて、前記パストレースの
トレース開始ノード１３３を求める。

ノード定義手段１３７は、トレース開始ノード
１３３、トレース位置情報１２９に従つて、前記
パストレースを行なう上での対応するノードを定
義する。

パストレース手段１４１は、パスメモリ１２３
に格納されたパスセレクト情報１１９に基づき、
第２期間に従つて、前記定義されたノードから生
き残りとして選択された側のノードをトレース結
果として、トレースメモリ１３９に書き込む。

復号手段１４３は、前記第２期間中の第３期間
で、トレースメモリ１３９に書き込まれた前記ト
レース結果を、復号出力として出力する。

従つて、全体として、パスセレクト情報１１９
の書き込み、前記トレース結果および復号出力を
得ることを繰り返して行なうように構成されてい
る。

〔作用〕

ACS回路１２１で生き残りパスとして判定さ
れた側のパスセレクト情報１１９がパスメモリ１
２３に所定の期間にパスメモリ１２３に書き込ま
れる。

パストレース手段１４１により、別な所定の期
間において、新しいものから古いものへの順で読
み出してパストレースを行ない、最尤パスを求め
る。そのノードから復号出力を得る。

本発明にあつては、１復号サイクルでのメモリ
アクセス回数が減少するので、動作が高速になる
と共に、メモリにも通常のランダムアクセスメモ
リを使用することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について
詳細に説明する。

第２図および第３図は、本発明の一実施例にお
けるビタビ復号器の構成を示す。

実施例と第１図との対応関係ここで、本発明の実施例と第１図との対応関
係を示しておく。

受信符号１１１は、受信符号信号２１１に相
当する。

ブランチメトリツク１１３は、ブランチメト
リツク信号２１３に相当する。

符号分配手段１１５は、分配器２１５に相当
する。

パスメトリツク１１７は、パスメトリツク信
号２１７に相当する。

パスセレクト情報１１９は、パスセレクト信
号２１９に相当する。

ACS回路１２１は、ACS回路２２１に相当
する。

パスメモリ１２３は、パスメモリ２２３に相
当する。

書込手段１２５は、バツフア部２６３の入力
バツフア２９１に相当する。

トレース位置定義手段１２７は、トレースカ
ウンタ２２７に相当する。

トレース開始ノード１３３は、最小パスメト
リツクのノード番号信号２３３に相当する。

トレース開始ノード決定手段１３５は、最小
パスメトリツク検出部２３４およびノード番号
計算部２３６に相当する。

ノード定義手段１３７は、シフトレジスタ２
３７に相当する。

トレースメモリ１３９は、トレースメモリ２
３９に相当する。

パストレース手段１４１は、セレクタ２４１
に相当する。

復号手段１４３は、バツフア部２６７の出力
バツフア２９４に相当する。

実施例の構成以上のような対応関係があるものとして、以
下本発明の実施例について説明する。

(i) 全体の構成第２図において、受信符号信号２１１に基
づいて計算されたブランチメトリツクを表す
ブランチメトリツク信号２１３が、分配器２
１５からACS回路２２１に供給される。こ
のACS回路２２１では、分配器２１５によ
る計算で得られたブランチメトリツクと１シ
ンボル前のパスメトリツクとを加算して得た
その加算出力のパスメトリツク信号２１７を
最小パスメトリツク検出部２３４に供給され
る。また、そのパスメトリツクの比較によつ
て選択された最尤パスを表すパスセレクト信
号２１９を、パストレース制御部２５０に供
給する。最小パスメトリツク検出部２３４で
求められた最小パスメトリツクに基づいて、
ノード番号計算部２３６は最小パスメトリツ
クのノードを表すノード番号信号２３３をパ
ストレース制御部２５０に与える。

このパストレース制御部２５０には、パス
メモリ長信号２５１、クロツク信号２５３お
よびモード切換信号２５５が印加されてお
り、それらの情報に基づいて、パスメモリ２
２３にパスセレクト信号２１９を格納してパ
ストレースの結果をトレースメモリ２３９に
書き込んで、復号出力信号２５７を得るもの
である。

(ii) パストレース制御部の構成第３図は、第２図に示したパストレース制
御部２５０、パスメモリ２２３およびトレー
スメモリ２３９の詳細を示す。

パストレース制御部２５０が具えているト
レースカウンタ２２７およびＩ／Ｏカウンタ
２２８の入力端子INにパスメモリ長信号２
５１が供給され、シフトレジスタ２３７の入
力端子INに最小パスメトリツクのノード番
号信号２３３が供給される。トレースカウン
タ２２７のリツプルキヤリー出力信号は、当
該トレースカウンタ２２７およびシフトレジ
スタ２３７のロード端子LDに供給される。

クロツク信号２５３は、これらトレースカ
ウンタ２２７、シフトレジスタ２３７および
Ｉ／Ｏカウンタ２２８のクロツク入力端子
CLKにそれぞれ共通に供給される。Ｉ／Ｏ
カウンタ２２８のリツプルキヤリー出力信号
は、そのロード端子LDに供給される。

モード切換信号２５５はインバータ２６１
で反転され、その論理反転信号がトレースカ
ウンタ２２７およびシフトレジスタ２３７の
イネーブル端子ENにそれぞれ共通に供給さ
れる。また、モード切換信号２５５が直接に
Ｉ／Ｏカウンタ２２８のイネーブル端子EN
およびセレクタ２７５の信号選択切換端子
SELにそれぞれ共通に供給される。更に、モ
ード切換信号２５５はバツフア部２６３に供
給されると共に、フリツプフロツプ２６５に
供給される。このフリツプフロツプ２６５の
出力信号が、バツフア部２６７に印加され
る。

パスセレクト信号２１９はバツフア部２６
３に供給され、復号出力信号２５７がバツフ
ア部２６７から得られるように構成されてい
る。

トレースカウンタ２２７の出力端子OUT
から得られるトレースアドレス信号２７１お
よびＩ／Ｏカウンタ２２８の出力端子OUT
から得られるＩ／Ｏアドレス信号２７３は、
セレクタ２７５の入力端子I₁およびI₂にそれ
ぞれ供給される。このセレクタ２７５の出力
端子OUTから得られるアドレス信号２７７
がパスメモリ２２３に供給されると共に、フ
リツプフロツプ２７９に印加される。このフ
リツプフロツプ２７９の出力信号はトレース
メモリ２３９に供給される。

シフトレジスタ２３７の出力端子OUTか
ら得られる６ビツトの選択制御信号２８１
は、セレクタ２４１の選択制御信号端子SC
に供給され、バツフア部２６３からの64ビツ
トの読出パスセレクト信号２８３が入力端子
INに印加されるようになつている。セレク
タ２４１の出力端子OUTからの１ビツト出
力信号は、シフトレジスタ２３７およびフリ
ツプフロツプ２８５に供給される。このフリ
ツプフロツプ２８５の出力信号は、バツフア
部２６７に供給されるようになつている。

実施例の動作第４図は、本発明実施例のビタビ復号器にお
ける動作タイミングを示す。ここで、図ａは、
クロツク信号２５３を示す。ｂは、本発明実施
例のビタビ復号器での復号サイクルにおける軟
判定データＤの繰り返しを示す。なお、この軟
判定データＤは、パストレース制御部２５０に
対して外部データとなるものである。

また、ｃはパスセレクト信号２１９を示すも
のであるが、パスセレクト情報PDとしては、
パスメモリ２２３に書き込まれるタイミングで
示している。ｄは、トレースメモリ２３９での
トレース結果の書き込みのタイミングを示す。

更に、ｅは、パストレース制御部２５０の動
作モードを決定するモード切換信号２５５を示
す。

但し、ここでは、外部データとして、軟判定
データDnをとる復号サイクルの前後を中心に
して説明する。

以下、第２図〜第４図を参照する。

モード切換信号２５５が“低”レベルをとる
と（パスセレクト情報は書き込まれないモー
ド）、インバータ２６１による反転信号により、
トレースカウンタ２２７およびシフトレジスタ
２３７が付勢される。その状態で、最初のクロ
ツク時では、受信符号信号２１１に基づいて計
算された最小パスメトリツクのノード番号信号
２３３がシフトレジスタ２３７に置数される。
また、パスメモリ２２３の物理長を指定するパ
スメモリ長信号２５１がトレースカウンタ２２
７およびＩ／Ｏカウンタ２２８に置数される。

かような状態で、クロツク信号２５３に応答
してトレースカウンタ２２７およびＩ／Ｏカウ
ンタ２２８は計数を行ない、シフトレジスタ２
３７は置数状態をシフトしていくものである。

(i) 書き込みモードいま、モード切換信号２５５が“高”レベ
ルをとる“パスセレクト信号の書き込みモー
ド”となれば、Ｉ／Ｏカウンタ２２８および
バツフア部２６３の入力バツフア２９１が付
勢される。また、モード切換信号２５５はセ
レクタ２７５の信号選択切換端子SELに供給
されているために、“パスセレクト信号の書
き込みモード”では、その入力端子I₂側が選
択され、Ｉ／Ｏカウンタ２２８のＩ／Ｏアド
レス信号２７３が選択されて、アドレス信号
２７７として出力される。また、このモード
切換信号２５５によつて、バツフア部２３６
の入力バツフア２９１が付勢される。従つ
て、このアドレス信号２７７によつて表され
るアドレスに従つてパスメモリ２２３に、パ
スセレクト情報PD_(o-1)の情報が書き込まれ
る。

(ii) トレースモード上述したような“パスセレクト信号の書き
込みモード”の動作後、クロツク信号２５５
の１クロツク分遅れた時点で、モード切換信
号２５５が“低”レベルをとる。それに応じ
て、トレースカウンタ２２７が付勢されてク
ロツク信号２５３の計数を行なう。また、モ
ード切換信号２５５に応じてセレクタ２７５
の入力端子I₁側が選択され、そのトレースア
ドレス信号２７１がアドレス信号２７７とな
つてパスメモリ２２３に供給されて、データ
読み出しのアドレスとなる。この場合、モー
ド切換信号２５５に応じてバツフア部２６３
の出力バツフア２９２が付勢されるので、パ
スメモリ２２３から読み出された読出パスセ
レクト信号２８３はセレクタ２４１に供給さ
れる。

また、モード切換信号２５５に応じて付勢
されたシフトレジスタ２３７がクロツクに応
じてシフト動作を為し、それによる出力信号
である選択制御信号２８１がセレクタ２４１
に供給されて、最尤パスとなるべきノードを
選択する。そのようにして選択されたノード
を表す１ビツト信号が、フリツプフロツプ２
８５に供給されて、１クロツク遅れた形でバ
ツフア部２６７に供給される。トレースモー
ドでは、バツフア部２６７の入力バツフア２
９３が付勢されるので、選択されたノードが
トレースメモリ２３９に書き込まれる。

(iii) パストレースところで、上述したような回路動作で行な
われるパストレースについて、第５図を用い
て説明する。

図示するような形で、クロツク信号２５３
に応じて、パスメモリ２２３にパスセレクト
情報PDが書き込まれる。最初、各ノードに
つきパスメトリツク値が〔82、82、82、82、
64、78、76、62〕であつたとすると、最小パ
スメトリツク値は（62）であるから、そのノ
ード７がシフトレジスタ２３７に置数され
る。その状態からパストレースが行なわれ
る。

その場合でのノード計算を示す。先ず、最
初の復号サイクルでは、最小パスメトリツク
のノード（N_i）と、そのノード（N_i）で示
されるパスメモリ内容（P_i）がパスメモリ２
２３から読み出される。これに従つて、トレ
ースによる次のノード（N_i+1）は、 N_i+1＝2^K-2×P_i＋「N_i／２」となる。

このノード（N_i+1）が、セレクタ２４１で
選択されたこととなる。このような動作が、
クロツク毎に繰り返されて、パストレースが
為されて、トレース結果T_(o-1)が順次、トレ
ースメモリ２３９に循環して格納される。そ
して、次の“パスセレクト信号の書き込みモ
ード”のときに、入力バツフア２９３の出力
バツフア２９４が付勢されて、復号出力信号
２５７として出力される。

以上のような動作を繰り返して復号を行な
う。つまり、クロツク信号２５３に応じたト
レースカウンタ２２７での計数状態がパスメ
モリ長になつたとき、リツプルキヤリー出力
信号が発生する。それに応じて、トレースカ
ウンタ２２７およびシフトレジスタ２３７の
状態が元に戻り、最初から上述した動作が繰
り返される。また、Ｉ／Ｏカウンタ２２８に
ついても同様である。このようにして、パス
メモリ長の範囲内で、Ｉ／Ｏカウンタ２２８
の計数状態に応じて書き込まれたパスセレク
ト情報PDに従つてパストレースが行なわれ、
復号動作が繰り返される。

実施例での復号結果の例第６図は、本発明実施例によるビタビ復号器
における誤り率特性を示す。ここで、横軸はト
レース回数、縦軸はビツト誤り率BERをそれ
ぞれ示す。

曲線５５１は、Es／No（信号対雑音比）が
−0.5dBの場合に得られたビツト誤り率の特性
である。また、曲線５５３は、Es／Noが＋
0.5dBの場合に得られたビツト誤り率の特性で
ある。但し、直線５６１はEs／Noが−0.5dB
の場合、直線５６３はEs／Noが＋0.5dBの場
合のそれぞれの理論ビツト誤り率である。

この結果からも判るように、トレース回数が
２以上であれば、ビツト誤り率はその理論値を
下回る。また、トレース回数をあげてもビツト
誤り率の結果には殆ど影響しない。

〔発明の効果〕

上述したように、本発明によれば、生き残りパ
スとして判定した側のパスセレクト情報をパスメ
モリに書き込んだ後、それを新しいものから順次
読みだし、パストレースを行なつて最尤パスを求
めるように構成することにより、メモリアクセス
が高速になると共に、メモリにも通常のランダム
アクセスメモリを使用することができるので、実
用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明によるビタビ復号器の原理ブロ
ツク図、第２図は本発明の一実施例によるビタビ
復号器の構成ブロツク図、第３図は第２図に示す
本発明実施例の一部詳細を示すブロツク図、第４
図は第２図および第３図に示す本発明実施例にお
ける動作を示すタイミング図、第５図はパストレ
ースの説明図、第６図は本発明実施例によるビタ
ビ復号器でのビツト誤り率の特性図、第７図は従
来のビタビ復号器の説明図、第８図は第７図に示
すACS回路の構成を説明する詳細ブロツク図、
第９図は従来のパスメモリセルの構成説明図、第
１０図は従来のパスメモリの説明図、第１１図は
従来の別なパスメモリの構成を示す説明図であ
る。図において、１１１は受信符号、１１３はブラ
ンチメトリツク、１１５は符号分配手段、１１７
はパスメトリツク、１１９はパスセレクト情報、
１２１はACS回路、１２３はパスメモリ、１２
５は書込手段、１２７はトレース位置定義手段、
１２９はトレース位置情報、１３１は位置情報出
力手段、１３３はトレース開始ノード、１３５は
トレース開始ノード決定手段、１３７はノード定
義手段、１３９はトレースメモリ、１４１はパス
トレース手段、１４３は復号手段、２１１は受信
符号信号、２１３はブランチメトリツク信号、２
１５は分配器、２１７はパスメトリツク信号、２
１９はパスセレクト信号、２２１はACS回路、
２２３はパスメモリ、２２７はトレースカウン
タ、２３７はシフトレジスタ、２３９はトレース
メモリ、２４１はセレクタ、２５１はパスメモリ
長信号、２５３はクロツク信号、２５５はモード
切換信号、２５７は復号出力信号、２７５はセレ
クタ、２７７はアドレス信号である。

Claims

【特許請求の範囲】１受信符号１１１に基づいてブランチメトリツ
ク１１３を計算する符号分配手段１１５と、符号分配手段１１５によつて計算されたブラン
チメトリツク１１３と１シンボル前のパスメトリ
ツクとを加算し、その加算出力のパスメトリツク
１１７および当該パスメトリツクの比較によつて
選択された最尤パスを表すパスセレクト情報１１
９を出力するACS回路１２１と、パスセレクト情報１１９を所定の第１期間に従
つてパスメモリ１２３に書き込む書込手段１２５
と、パスメモリ１２３に書き込まれたパスセレクト
情報１１９に基づいてパストレースを行う上での
トレース位置を定義するトレース位置定義手段１
２７と、前記トレース位置に応じた繰り返しサイクルで
のトレース位置情報１２９を出力する位置情報出
力手段１３１と、パスメトリツク１１７に基づき、前記パストレ
ースのトレース開始ノード１３３を求めるトレー
ス開始ノード決定手段１３５と、トレース開始ノード１３３、トレース位置情報
１２９に従つて、前記パストレースを行なう上で
の対応するノードを定義するノード定義手段１３
７と、パスメモリ１２３に格納されたパスセレクト情
報１１９に基づき第２期間に従つて、前記定義さ
れたノードから生き残りとして選択された側のノ
ードをトレース結果として、トレースメモリ１３
９に書き込むパストレース手段１４１と、前記第２期間中の第３期間において、トレース
メモリ１３９に書き込まれた前記トレース結果を
復号出力として出力する復号手段１４３と、を具え、パスセレクト情報１１９の書き込み、前
記トレース結果および復号出力を得ることを繰り
返して行なうように構成したことを特徴とするビ
タビ復号器。