JPH0361999A - ディジタル・データ・シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は所望の周波数を表すディジタル情報を受け、
出力に特定周波のプリセットされた波形を有する周期信
号を発生する形式のディジタル・データ・シンセサイザ
（Ｄｆ）Ｓ）に関する。

（従来の技術） 所望の波形はメモリ内の連続アドレスに予めディジタル
記憶される。出力信号を発生するため、クロックがサン
プリング時間を与え、その各々で“位相累算器”がより
多くのアドレス指定をする。それぞれのアドレスから所
望の出力波形のディジタルサンプル値が読み出される。

記憶された波形のサンプル値が読み出されるアドレス・
ステップ数は所望の周波数を発生するために変更可能で
ある。

例えば、連続する位相角に対応して、正弦関数表の多く
の値をメモリの連続アドレスに記憶することができる。

記憶装置ｉｔは“階段状“アドレス指定機能によってク
ロックにより決定されたザンブリング速度でアクセスさ
れる。正弦波の値はメモリからディジタル形式で、正弦
関数表に沿う５段階のステップで読み出される。読み出
された連続サンプル値はディジタル／アナログ変換器（
ＤＡＣ）によってアナログ電圧に変換され、その結果生
じた波形は比較的完全な正弦波を生じるため、フィルタ
によって平滑化される。

以前の２倍の周波数で出力を得るため、サンプル値は前
述と同じサンプリング速度で、しかし記憶された波形に
沿って１０段階のステップで読み出される。この形式の
従来のＤＤＳは本明細書に参考文献として引用されてい
る、１９８８年６月２１日公告されたゴールドペルクの
米国特許明細書第４，７５２，９０２号に開示されてい
る。

同類のシンセサイザーは、これも本明細書に引用されて
いる、１９７３年５月２２日公告されたジャクソンの米
国特許明細書第４７３５．２６９号に開示されている。

この主題は論文“ディジタル周波数シンセサイザ＃（音
響及び電気音響に関するＩＥＥＥ会報、ＡＵ−１９巻、
第１号、４８５６ページ、１９７１年３月刊、ティアニ
ー細編）で概括的に言及されている。

（発明が解決しようとする課題） この発明はディジタル・データ・シンセサイザの次のよ
うな課題を解決する。

即ち本発明は第１にバイブラインで構成されたレジスタ
段を有し、速度を高める比較的高い最大出力周波数を得
ることのできるシンセサイザを提供することである。

第２に、複数個のＤＡＣを有し、これら全てが同一チッ
プで製造されることにより内部に生ずる遅れ時間を均等
にしてアナログ出力信号の分解能を向上するようにした
シンセサイザを提供することである、 第３に、シンセサイザに異なる形状の波形を発生させる
ために探索表を記憶するランダムアクセスメモリー（Ｒ
ＡＭ）を利用して波形を容易に変更できるようにするこ
とである。

第４に異なる位相間隔でアドレス間に記憶された同じ波
形の複数個の探索表を有し、かつ入力により決められる
特定の出力周波数にとって最高の効率を生じる前記探索
表を利用するよう自動的に選択するアドレス・デコーダ
を備えるＤＤＳを提供することである。

第５に、通常の主探索表及びこれに関連する主ＤＡＣに
加え、所定の修正データを含む補助的な探索表と補助的
なりＡＣとを有するＤＤＳを提供することである。主チ
ャネルと修正チャネルの出力は、歪みが軽減されたアナ
ログ信号を発生するため組み合わされる。自動的にアド
レス指定可能な複数個の修正チャネルを備えることがで
きる。

別の目的は、それぞれが自動的にアドレス指定可能であ
る、複数個の主探索テーブルと複数個の修正チャネルの
双方を提供することである。

（課題を解決するための手段シよび作用）本発明は上記
課題を解決するために特許請求の範囲に記載した各構成
を有している。

これらの構成を作用とともに要約すると、以下のとおり
である。

本発明のディジタル・データ・シンセサイザはｖ！４整
可能なステップ増分が内部にクロックされる位相累算器
を有している。この位相累算器の出力は波形関数がディ
ジタルで記憶されたメモリをアドレスするように接続さ
れている。連続アドレスでメモリから読み出されるサン
プルはアナログ形式に変換され、フィルタを通り所望の
周波数の最終出力信号が発生される。

位相累算器のレジスタ段はその速度を高めるためパイプ
ラインで構成されている。シンセサイザは複数個のディ
ジタル／アナログ変換器ヲ有し、分解能を高め、且つノ
イズを制限するため、内部で出現する遅延時間が均等に
なるように全て単一のチップ上に配置されている。几Ａ
Ｍ探索表によって、多様な出力波形が転送され、かつ発
生することができる。

一実施例は、アドレス間で異なる位相間隔を隔てて記憶
された同じ波形のための複数の探索表と、特定の出力周
波数で最高の効率が得られるように探索表を自動的に選
択するデコーダ／アドレス指定器とを有している。

所定の修正データを含む修正探索表も備えられている。

主テーブルと修正表の出力は組み合わされ、歪みが軽減
されたアナログ信号が発生される。自動的にアドレス可
能な、このような複数個の修正チャネルが備えられてい
る。

（実施例） 発明の実施例である第１図を参照すると、端子詳２．４
．６がＤＤＳの所望の出力周波数を群指定する２進化１
０進符号（ＢＣＤ）の入力データを受ける。最下位の（
１０進）数字（ＬＳＤ）が端子＃２で入力され、最上位
数字（ＭＳＤ）が端子６で入力される。データはそれぞ
れ入力ラッチ８．１０．１２に記憶され、メモリが連続
的にアドレスされる際に各クロック周期に基づいて行な
われるステップ数を表す。

クロック１４はＤＤＳ内の事象のタイミングを全体的に
制御する。

各１０進数字用にＢＣＤ加算器、即ち加算器１６．１８
．２０のそれぞれが備えられている。加算器は累算器と
して機能するようにフィード　バック加算器として配置
されている。累算されるべき配述項（エントリー）はラ
ッチ８．１０．１２の出力からのデータである。データ
はＢＣＩ）７１１１１算器の端子２２．２４．２６で入
力される。各加算器は第２入力データ端子２８．３０．
５２及び出力端子３４．３６．５８である。

フィードバック線４０．４２．４４は端子３４．３６．
３８からの出力データ信号を第２データ入力端子２８．
３０．５２に伝送する。加算器３４．３６．５Ｂのデー
タ内容は引き続きアドレス指定として利用され、このよ
うな各アドレスは後に詳細に説明するように、記憶され
た波形の位相角を表す。

ＬＳＤ加算器段１６からのこぼれデータ、もしくは、け
た上げアウト・データはクロック１４によって制御され
るけた上げラッチ４６に伝送される。けた上げラッチ４
６からの出力データは加算器１８へのけた上げ用として
線４８に入力され、そこで加算器１８の別の入力データ
に加算される。同様にして、けた上げラッチ５０は加算
器１８からのけた上げアウト・データを受け、これを線
５２を経てＭＳＤ加算器２０の入力に伝送する。

加算器１６．１８．２０の出力端子３４．３６．３８か
ら、第１図に示すように、データがそれぞれラッチ５４
．５６．５８の入力に伝送される。ラッチ５４はその出
力データをパイプライン・ラッチ６０に供給し、その出
力は今度は別のパイプライン・ラッチ６２に接続され、
その出力端子ば６６で示しである。ラッチ５６ばその出
力端子からのデータをラッチ６４の入力に供給し、その
出力Ｖｉ６８で示す。端子７０にかけるラッチ５８から
の出力データは別のどのラッチをも通過しない。

このように、ＬＳＤ加算器１６からのデータはラッチ５
４．６０．６２から成るパイプラインの出力端子６６に
３つのクロック周期の後に到達する。加算器１６からの
けた上げ出力データはラッチ４６及び加算器１８におい
て１クロック周期の遅れを有しているので、ラッチ５６
及び６４にかいては２クロック周期の遅れを有する。従
って、この出力データは３クロック周期の後に、そのパ
イプラインの出力６８に到達する。またＭＳＤに関して
も、加算器１６からのけた上げ出力データはラッチ４６
及び加算器１日にＤいて１クロック周期の遅れを、又、
ラッチ５０及び加算器２０にかいても１クロック周期の
遅れを、さらにラッチ５８で、１クロック周期の遅れを
有している。このように、ＭＳＤの長さは別の２つのパ
イプラインと同様に３クロック周Ｍ−Ｍれる。

それ故、ラッチ６２．６４．５８の出力に釦けるデータ
は時間同期データである。ラッチの並列パイプラインの
作用によって、各クロック周期で端子６６．６８．７０
に新たな完全なアドレス・データの一組が同時に出力さ
れる。入力ラッチと、加算器と、パイプラインとから構
成されている位相累算器は、ＢＣＤ形式で入力データを
受け、その種々の段はＢＣＤアドレスを含んでいる。

（最終段では最上周波数での２進ロールアウトが可能に
なる。） ｆ（、ＡＭ７２は端子６６．６８．７０に釦いて一組の
データを受け、その各組のデータはＲＡＭ内の異なる完
全なりＣＤアドレスを表す。ｌ（ＡＭはこれらのアドレ
スによってアクセスされ、各几ＡＭアドレスに位置する
データ内容が端子７４．７６．７８に出力される。ＬＳ
Ｄは端子群７４内にあり、ＭＳＤは端子群７８内にある
。端子７４．７６．７８にふ・けるデータは集合的に記
憶された波形の一つの値、例えば、正弦波を、ＲＡＭの
対応するアドレスによって表される位相角で表現する。

選択された波形を１（、ＡＭに入力するための従来型の
ローディング（転送）回路がブロック８０として示され
ている。動作中に出力にて必要な波形はデータ転送回路
８０によって操作中にＲＡＭ７２にプリセットされる。

第２図は第１図の右側部分に連続する図面である。第２
図には端子７４．７６．７８が示されている。各クロッ
ク周期で新たなデータがそこに現れる。そこでの一連の
ディジタルサンプルは完全な１周期に等しい時間間陽の
間に（選択された出力周波数で）記憶された波形の完全
な１サイクルを有する。端子７４のディジタル・データ
は１）ＡＣ８２０入力に供給される。端子７４のよシ上
位のデータはＤＡＣ８４に供給され、端子７８における
最上位データはＤＡＣ８６に供給される。独立して動作
可能な３つのＤＡＣ８２，８４，８６は全て半導体基板
の同じペース上に構成されている。これらは同じ時期に
、同じ材料で同じ行程によって製造され、従って、密接
に整合した回路の集合である。３つのＤＡＣが変換機能
を実行する際の時間遅れは従って、別個のチップで構成
されたＤＡＣの時間遅れと比べるとずっと近似し、互い
にほぼ等しい。このような三重ＤＡＣを使用することに
よって、ＤＤＳの分解能が向上する。分解能が向上する
と、他方では出力ノイズ及びスパーズ（５ｐｕｒｓ　）
として知られている過渡歪みが軽減され、装置がより高
速で動作可能になる。

そのＤＡＣが単一チップ上にあるシンセサイザーではＤ
ＡＣ分解能がそれほど高くないが、サンプリング間隔が
狭くなっているシンセサイザーと同じ忠実度が得られる
。この形式の三重ＤＡＣはプルツクトリー・コーボレー
シｇ／（カリフォルニア州すンディエゴ　バ〜ネスチャ
ニタン９９５０）で製造されている。この用途に適切な
形式は、プルツク）　ＩＪ−のモデル　Ｂｔｌ（Ｊ９に
よびＢｔ４５３である。

ＤＡＣでのディジタルからアナログ・データへの変換は
クロック１４からクロックバス端子９０へと伝送される
パルスによって開始される。出力アナログ・データはそ
れぞれＤｋＣ８２，８４，８６の端子９２．９２．９６
に現れる。

端子９６に釦けるＭＳＤ信号は加算抵抗１０４に直接接
続される。端子９４の中間位信号は抵抗ｊ０４にも接続
されている抵抗１００によって減衰される。端子９２で
のＬＳＤ信号は端子９２から端子９４へと接続された抵
抗９８によって減衰される。抵抗の値を適切に選択する
ことによって、３つのＤＡＣの出力は抵抗１０４におけ
る有効性に従って適正に重みが付けられる。

抵抗１０４は電気フィルタ１０８、好ましくは帯域フィ
ルタの入力端子１０６に接続している。

フィルター１０８は僅かな減衰で所望の出力信号波形を
通過させ、ディジタルからアナログへの近似法に存在す
る不要な高及び低周波数を厳格に減衰することができる
。最終出力端子１１０は比較的完全な形状の探索出力信
号を有している。

出力周波数は入力端子２．４．６で位相ステップ（即ち
アドレス・ステップ）のステップ数を変更することによ
って変更可能である。

装置の動作の時間手順ばつぎの通シである：所望の波形
が転送回路８０からＲＡＭ７２に転送される。入力端子
２．４．６で入力するための位相ステップ数を選択する
ことによって出力の周波数が選択される。クロック１４
が作動すると、これＶｉするステップ数のデータを入力
ラッチ８．１０．１２からＢＣＤ加算器１６．１８．２
０に反復、的に伝送し、そこでアドレスを表す階段状デ
ィジタル関数に累積（統合）される。

加算器１６．１日、２０の出力からのアドレスはパイプ
ライン・ラッチ段５４−６４を通過し、ＲＡＭ７２をＢ
ＣＤ形式でアドレス指定するために使用される。このア
ドレスは時間順に１（、ＡＭ内に記憶された波形にそっ
て前進（ステップ）し、各アドレスで波形の振幅のサン
プルを読み出す。

その結果のディジタル振幅データはＲＡＭ７２から整合
された三重ＤＡＣ８２，８４，８６の入力に出力される
。、ＤＡＣはディジタル・データを、階段状関数によっ
て所望の平滑出力波形に近似するアナログ信号に変換す
る。Ｉ）ＡＣ出力は適宜の重み付は用に減衰されて組み
合わされ、出力フィルター１０８を通過し、選択された
周波数で平滑された所望の波形を発生する。

第３図に示す本発明の実施例では、複数個の正弦探索表
がメモリ内に記憶されてカシ、この探索表は各々特定の
周波数又はある帯域周波数合成するｐに好適である。例
えば、ＤＤＳの出力正弦波の質を向上するため、いくつ
かの正弦探索表のバンクが使用されている。各バンクは
特定の周波数範囲に対して最良となる。デコーダ／セレ
クタは要求された周波数に基づいて自動的に最良のバン
クを選択する。

合成される周波数を指定するデータは第１図の端子２２
．２４．２６にある。これらの端子は第５図にも示され
、そこではブロック１１４の入力に接続されている。ブ
ロック１１４はデコーダ／アドレス指定器である。これ
は指定された周波数を検査して、どの正弦波データがそ
れを合成するのに最良であるかを判定する。次にデコー
ダ／アドレス指定器１１４ばそのメモリ・バンクを使用
可能状態にする。

第５図の実施例のデコーダ／アドレス指定器１１４はい
くつかの出力１１６ａ、１１６ｂ、１１６ｃ−・・・・
−・−・１１６ｎを有している。その各々はそれぞれの
メモリ・バンク１１８ａ、　１１８ｂ、　１１８ｃｍ・
−・・・・・−１１８ｎのチップ選択入力（ＣＳ）に接
続されている。メモリーバンクは全て位相系Ｘ器のパイ
プライン・ラッチ５８，６２．６４によって出力された
ＢＣＤアドレスによって、データ入力端子で駆動される
。

メモリ・バンク１１８ａ他の出力データ端子ｊ２０ａ、
１２０ｂ、１２０ｃｍ−−−・−１２Ｏｎは端子７４′
。

７６’　　７８’、即ちＢＣＤ符号端子の集合で互いに
接続されている。目下選択されているメモリ・バンクだ
けが出力信号を発生する。その他のバンクは一時的に起
動停止状態にある。従って、選択された周波数に最も適
したメモリ・バンクが該周波数の波形を構成するための
データを供給するように動作する。

端子７４’、　　７６’、　　７８’での波形データは
（以前の実施例と同様に）第２図のＤＡＣ８２，８４゜
８６に接続され、このＤＡＣがフィルターＩＱ８への入
力にて（これも以前の実施例と同様に）データをアナロ
グ信号に変換する。使用された正弦波衣は合成される周
波数の特定範囲すなわちある帯域の正確な再現用に作成
されているので、結果として生じる端子１１０での最終
出力信号は以前の実施例のものよシ大幅に良好である。

発明の別の側面が第４図及び５図に示されている。第４
図は歪んでいない単一周波の正弦波１２２を示し、ｌた
同じグラフに第１図及び２幽の（基本周波数探索表だけ
を有する）実施例によって時折発生されるような近似、
即ち歪みのある正弦波をも示してｈる。

歪みのある正弦波１２４は、２つの基本成分を有してい
る。即ち、（ａ）真の単一周波の正弦波成分及び、（ｂ
）この上に重ねられ、よシ高い周波数の正弦関数の外見
を呈することが多いエラー信号成分である。エラー信号
成分は、（ａ）合成される波形の完全な１サイクル内の
メモリ・アドレスの数に関連する、記憶された探索表の
メモリ内の隣接するアドレス間の位相間隔と、（ｂ）人
カラクチ８，１０．１２内に入力されるステップ数によ
って間隔を隔てた位相間隔もしくはメモリ・アドレス数
との関係の結果である。

第５図は第４図の曲線１２４よりも忠実度が高い出力正
弦波を発生するため、正弦関数探索表と、修正探索表を
有する修正１（、ＡＭと協動する第１　ＤＡＣと、第２
　ｆ）ＡＣとを有する主ＲＡＭの使用を示している。

第５図では位相累算器のバイブラインからのデータは端
子６６“、６８“、７０“にある。これらはｌ（、ＡＭ
正弦探索表・バンク１２６とＲＡ　Ｍ修正探索メモリ・
バンク１２８の入力端子に接続されている。これらのメ
モリ・バンクはこのデータによってアドレスされ、且つ
、アドレスの内容であるデータを引き渡す。正弦探索バ
ンク１２６からの出力データは基本正弦ＤＡＣに伝送さ
れ、且つ修正探索表１２８からの出力データは修正ｆ）
ＡＣに向かう。

ＤＡＣ１５２からの出力の場合、その信号をＤＡＣ１５
０の信号に対して減衰するため抵抗１３４が直列に挿入
される。ＤＡＣ１３０，１３２の出力はこの減衰の後に
端子１３６にて加算的に組み合わされる。この端子１３
６の出力により１この実施例では異なる転送特性を有す
ることが望ましい出力フィルター１０８（第２図）が作
動する。

第５図の実施例の動作は次の通うである。中に正弦探索
表が主メモリ１２６にセｙ）アップ中に転送されると、
修正探索表も第２メモリ・バンク１２８に転送される。

修正探索表ＲＡＭ１２８及びその補助１）ＡＣ１３２ｉ
ｊ、出力フィルター１０８が信号を受ける前に歪みを消
すため、修正信号成分を割シ込ませる能動フィルターを
形成している。

修正表で利用される値は数学的分析によって又は経験的
に確認することができる。経験的アプローチの例として
、修正チャネルは一時的に使用不能にされ、主ＤＡＣ１
３ｏの出力を記録（又はフィルター１０８の出力）を記
録することができる。記録された出力と所望の波形との
偏差は（データがメモリ１２６内に記憶されたアドレス
に対応して）ポイント毎に測定可能であシ、且つ、偏差
は逆の符号を付して修正探索表１２８に入力可能である
。ルーチン動作の場合は、次に修正チャネルが使用可能
になる。ＤＡＣ１３０゜１３２の複合出力はＤＡＣ１３
０だけの出力よシも所望の波形に近い。

複数の所望周波数用に共通に役立てるため、簡易修正表
を利用することができる。更に、第３図に示された形式
のアドレス指定器／デコーダによって自動的に選択され
た複数個の修正探索表は所望の出力周波数が含まれる周
波数群に適した探索表を選択できる。選択された探索表
は単一の主探索表１３０と共に利用できる。

あるいは、第３図の実施例を第５図の実施例の多重パー
ジロンと共に利用して、複数個の主探索表と複数個の修
正探索表の双方を出力周波数範囲と最適に相関させるこ
とができる。実施例のこのような組合せによって、いず
れか一つの実施例で得られるよシも更に出力信号にシけ
る高度の忠実度が得られる。

発明は単一の好適な実施例に基づいて説明してきたが、
その技術的思想は多様な実施例に利用できる。発明の技
術的範囲Ｖｉ特許請求の範囲に包含されている。

（発明の効果） 本発明は異なる位相間隔で記憶された同じ波形の探索表
と、特定の出力周波で最高の効率が得られる探索表とを
選択できるデコーダ／アドレス指定器を有し、位相累算
器のレジスタ段がその速度を高めるパイプラインで構成
して、複数のディジタル／アナログ変換器の分解能を向
上させ異なる形状の波形を容易に変更できるとともに高
い出力周波数を得ることができる、

【図面の簡単な説明】

第１図は本発明の実施例に係る入力部の構成図、 第２図は第１図に関する実施例の出力部の構成図、 第５図は複数の自動的にアドレス可能な探索表の具体例
を示す図、 第４図は第５図の実施例を説明するために歪みのない正
弦波出力と、歪んだ正弦波出力とを示したグラフ線図、 第５図は主探索表と修正探索表とを有するＤＤＳの回路
である。 ２、　４．６−−−−−一端子、８，１０．１２・・・
・・・・・・入力ラッチ１４−・−・クロック、 １６、１８．２０・・・・・・・−、ＢＣＤ加算器（累
算器）４６．５０−・−・・・・けた上げラッチ５４、
５６．５８．６０．６２．６４・・・・・・・・・ラッ
チ７２・・・−・・・・ＲＡＭ、７４，７６．７８−・
・・・−・出力端子８０−・−・−・転送回路、８２．
８４．８６・・・−・−ＤＡＣ１０８−・曲フィルタ

Claims (1)

1. 【特許請求の範囲】 １）合成される周波数を決定する入力データを記憶する
   入力記憶装置と、 前記入力データを周期的に前記入力記憶装置から累算器
   に転送するクロック装置と、 速度を高めるためパイプラインとして構成されたレジス
   タ段を有しており、受け入れられた入力データを累算し
   、かつアドレスを出力するための累算器と、 この累算器からのアドレスによりアクセスされたときデ
   ジタル・データを出力するため複数のアドレスを通して
   デジタル表示の波形を記憶するメモリと、 前記デジタル・データ出力を受け入れ、これをアナログ
   信号に変換するディジタル／アナログ変換器（ＤＡＣ）
   と、から構成されたことを特徴とするディジタル・デー
   タ・シンセサイザ。 ２）アナログ信号を受け入れるフィルタ手段を更に備え
   、前記信号の不要成分をカットし、合成された周波数を
   出力することを特徴とする請求項１記載のディジタル・
   データ・シンセサイザ。 ３）メモリがランダムアクセスメモリ（ＲＡＭ）からな
   る請求項１記載のディジタル・データ・シンセサイザ。 ４）周波数命令、累算器、およびメモリが２進化１０進
   符号（ＢＣＤ）のデータで動作する請求項３記載のディ
   ジタル・データ・シンセサイザ。 ５）前記ＤＡＣは単一チップの複数のディジタル／アナ
   ログ変換器からなり、その各々が他とは異なる重要な重
   みを有する出力ディジタル・データ部分を変換すること
   を特徴とする請求項１記載のディジタル・データ・シン
   セサイザ。 ６）合成される周波数を決定する入力データを記憶する
   装置と、 前記入力データを周期的に前記入力記憶装置から累算器
   に転送するクロック装置と、 速度を高めるためパイプラインによって構成されたレジ
   スタ段を有しており、受け入れられた入力データを累算
   し、かつアドレスを出力するための累算器と、 この累算器からのアドレスによりアクセスされたときデ
   ジタル・データを出力するため、各々の内部で複数のア
   ドレスが協動してディジタル表示の波形を記憶する複数
   個のメモリと、 前記入力データに応答して、前記入力データが合成され
   るべき周波数を決定するようにこの周波数を合成するの
   に使用するため予め決定された複数の前記メモリを選択
   的に作動するデコーダ／アドレス指定器と、から構成さ
   れたことを特徴とするディジタル・データ・シンセサイ
   ザ。 ７）累算器が速度を高めるためにパイプラインによって
   構成されたレジスタ段を備えている請求項６記載のディ
   ジタル・データ・シンセサイザ。 ８）アナログ信号を受け入れるフィルタ手段を更に備え
   、前記信号の不要成分をカットし、合成された周波数を
   出力することを特徴とする請求項６記載のディジタル・
   データ・シンセサイザ。 ９）メモリがランダムアクセスメモリ（ＲＡＭ）からな
   る請求項６記載のディジタル・データ・シンセサイザ。 １０）入力データ記憶装置、累算器、および前記メモリ
   が２進化１０進符号（ＢＣＤ）のデータで動作する請求
   項９記載のディジタル・データ・シンセサイザ。 １１）前記ＤＡＣは単一チップの複数のディジタル／ア
   ナログ変換器からなり、その各々が他とは異なる重要な
   重みを有する出力ディジタル・データ部分を変換するこ
   とを特徴とする請求項６記載のディジタル・データ・シ
   ンセサイザ。 １２）少なくとも２つのメモリが、同じ波形の異なるデ
   ィジタル表示を含むことを特徴とする請求項６記載のデ
   ィジタル・データ・シンセサイザ。 １３）少くとも２つのメモリが、波形を記憶するために
   利用されるアドレス数を異にしたディジタル表示を含ん
   でいる請求項１２記載のディジタル・データ・シンセサ
   イザ。 １４）合成される周波数を決定する入力データを記憶す
   る装置と、 前記入力データを周期的に前記入力記憶装置から累算器
   に転送するクロック装置と、 速度を高めるためパイプラインによって構成されたレジ
   スタ段を有しており、受け入れられた入力データを累算
   し、かつアドレスを出力するための累算器と、 複数のアドレスに波形表示を記憶し、前記累算器からの
   アドレスによってアクセスされると第１データを出力す
   る第１メモリと、 複数のアドレスに所定の修正表を記憶し、 前記累算器からのアドレスによってアクセスされると第
   ２データを出力する第２メモリと、前記第１と第２のデ
   ータを組み合わせて合成出力信号を発生する結合装置、
   とから構成されたことを特徴とするディジタル・データ
   ・シンセサイザ。 １５）結合装置が第１と第２のデータを組み合わせるデ
   ィジタル装置から成り、更に前記データの合成出力信号
   を受け入れ、この信号をアナログ合成出力信号に変換す
   るディジタル／アナログ変換器（ＤＡＣ）を備えたこと
   を特徴とする請求項１４記載のディジタル・データ・シ
   ンセサイザ。 １６）前記ＤＡＣは単一チップの複数のディジタル／ア
   ナログ変換器からなり、その各々が他とは異なる重要な
   重みを有する出力ディジタル・データ部分を変換するこ
   とを特徴とする請求項１５記載のディジタル・データ・
   シンセサイザ。 １７）第１データを受け入れ、これを第１アナログ信号
   に変換する第１ディジタル／アナログ変換器（ＤＡＣ１
   ）と、 前記第２データを受け入れ、これを第２アナログ信号に
   変換する第２ディジタル／アナログ変換器（ＤＡＣ２）
   とを更に備え、前記結合装置が前記第１と第２のアナロ
   グ信号を組み合わせるためのアナログ装置からなること
   を特徴とする請求項１４記載のディジタル・データ・シ
   ンセサイザ。 １８）前記ＤＡＣ１とＤＡＣ２は単一チップの複数のデ
   ィジタル／アナログ変換器からなり、その各々が他とは
   異なる重要な重みを有する出力ディジタル・データ部分
   を変換することを特徴とする請求項１７記載のディジタ
   ル・データ・シンセサイザ。 １９）累算器が速度を高めるためにパイプラインによっ
   て構成されたレジスタ段を有することを特徴とする請求
   項１４記載のディジタル・データ・シンセサイザ。 ２０）アナログ信号を受け入れるフィルタ手段を更に備
   え、前記信号の不要成分をカットし、合成された周波数
   を出力することを特徴とする請求項１４記載のディジタ
   ル・データ・シンセサイザ。 ２１）メモリがランダムアクセスメモリ（ＲＡＭ）から
   なることを特徴とする請求項１４記載のディジタル・デ
   ータ・シンセサイザ。 ２２）入力データ記憶装置、累算器、およびメモリが２
   進化１０進符号（ＢＣＤ）のデータで動作することを特
   徴とする請求項２１記載のディジタル・データ・シンセ
   サイザ。 ２３）複数のアドレスに所定の修正表を記憶し、累算器
   からのアドレスによってアクセスされたときデータを出
   力する少なくとも一つの更に別のメモリと、 前記入力データに応答して、前記入力データが合成され
   るべき周波数を決定するようにこの周波数を合成するの
   に使用するため予め決定された特定の修正表メモリを選
   択的に作動するデコーダ／アドレス指定器と、を更に備
   えたことを特徴とする請求項１５記載のディジタル・デ
   ータ・シンセサイザ。 ２４）複数のアドレスに波形の表現を記憶し、前記累算
   器からのアドレスによってアクセスされたときデータを
   出力するための少なくとも一つの更に別のメモリと、 前記入力データに応答して、前記入力データが合成され
   るべき周波数を決定するようにこの周波数を合成するの
   に使用するため予め決定された特定の波形表示メモリを
   選択的に作動するデコーダ／アドレス指定器と、を更に
   備えたことを特徴とする請求項２４記載のディジタル・
   データ・シンセサイザ。