JPH0362024B2 - - Google Patents

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JPH0362024B2
JPH0362024B2 JP60081518A JP8151885A JPH0362024B2 JP H0362024 B2 JPH0362024 B2 JP H0362024B2 JP 60081518 A JP60081518 A JP 60081518A JP 8151885 A JP8151885 A JP 8151885A JP H0362024 B2 JPH0362024 B2 JP H0362024B2
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JP
Japan
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layer
substrate
forming
trench
exposed
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JP60081518A
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JPS6118147A (ja
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Richaado Gosu Jooji
Adorian Hansen Toomasu
Suteiiu Makurisu Jeemuzu
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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Publication of JPS6118147A publication Critical patent/JPS6118147A/ja
Publication of JPH0362024B2 publication Critical patent/JPH0362024B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、半導体デバイスの形成方法に係り、
更に具体的に云えば、溝の側壁を選択的に露出さ
せることを含む半導体デバイスの形成方法に係
る。本発明の方法は、誘導体で充填された高密度
の深い溝により分離された半導体デバイスのため
の金属珪化物の基盤接点を形成するために用いる
ことができる。
Ｂ 開示の概要 本発明は、溝の側壁の選択的処理（エツチン
グ、金属付着等）を可能にして、シリコン表面を
著しく節約することにより、従来よりも高密度の
設計を可能にする、溝の側壁を選択的に露出させ
る事を含む、半導体デバイスの形成方法を提供す
る。
Ｃ 従来技術 集積半導体チツプに於ける基盤の分離には、通
常逆バイアスが用いられる。その場合、分離領域
と基板との間のＰ−Ｎ接合が逆バイアスになるよ
うに、基板の電位が適当な値に維持される。
外部からバイアスを加えるための電極を基板の
裏側に形成する方法の如き、半導体デバイスに基
板接点を形成するための従来の方法は周知であ
る。LSIの進歩とともに、厚く低濃度にドープさ
れた基板が広く用いられている。シリコン・ウエ
ハは、コレクター基板のキヤパシタンスを著しく
減少させるために低濃度にドープされた基板を有
し、その結果、デバイスの動作周波数が増加す
る。基板の不純物濃度が低いと、電極と基板との
間の導電路の抵抗が大きくなり、特性の好ましく
ない横方向PNPトランジスタの如き能動デバイ
スが形成される。この問題は、Ｎ型エピタキシヤ
ル層中に高濃度にドープされたＰ型領域を設ける
ことにより基板に接点を形成することによつて解
決されている。
マイクロエレクトロニクスに於ける最近の傾向
として、或る特定の型の誘導体分離が用いられて
おり、集積回路の表面からその内部へ延びる、誘
電体で充填された溝のパターンが、デバイスの分
離（例えば、或るバイポーラ・トランジスタを他
のバイポーラ・トランジスタから分離）又はデバ
イスの一部の分離（例えば、バイポーラ・トラン
ジスタのベース領域をコレクタ領域から分離）に
用いられている。
溝を有する構造体に基板接点を形成する１つの
方法が、IBMテクニカル・デイスクロージヤ・
ビユレテイン、第25巻、第12号、1983年５月、第
6611頁乃至第6614頁の文献に開示されている。こ
の文献は、第１０図に示すように、Ｐ型基板３０
に電気的オーム接点を設けるために該基板に達す
る導通路として多結晶シリコン３１の埋込まれた
導電路を形成することについて記載している。溝
３２及びチヤネル阻止領域３３が形成され、溝３
２が二酸化シリコンの絶縁層３４で保護された
後、接点を形成すべき溝の底部に開孔（図外）が
形成されて、チヤネル阻止領域３３が露出され
る。薄い多結晶シリコン層３１がCVDにより付
着され、側壁が完全に被覆されて、基板３０に接
点が設けられる。その後、溝の側壁は二酸化シリ
コン３５で覆われ、溝内にはポリイミド３６が充
填される。この技術を用いた場合には、導電路３
１と基板の間に酸化物３４が介在することとなる
ため、回路の性能を低下させる、多結晶シリコン
−酸化物−シリコンの寄生キヤパシタが生じる。
又、P+型の基板接点導通領域３１は大きな抵抗
を有し、高性能のバイポーラ・デバイスには適し
ていない。
米国特許第4256514号明細書に於ては、第１１
図に示すように、基板４０に電気接点を設けるた
めに、二酸化シリコン層４２を介して溝入に充填
されたドープされた多結晶シリコンのスタツド４
１が用いられている。しかしながら、上記と同様
に多結晶シリコン−酸化物−シリコンの寄生キヤ
パシタが生じると共に、ドープされた多結晶シリ
コンが依然として比較的大きな抵抗を有する材料
であり、スタツドの抵抗を減少させるために多結
晶シリコンで完全に充填された幅の広い溝を用い
る必要があつて、集積密度が低下するので、この
解決方法は充分に満足し得るものではない。
更に、上記解決方法は他にも幾つかの問題を有
する、多結晶シリコンとシリコンとの異なる熱膨
張率は充填された溝に望ましくない亀裂を生じる
ことがあり、上記のように抵抗減少のためにスタ
ツド４１を体積の大きなものとしなければならな
いため、この問題は重大である。又著しく平坦で
ない構造体が形成される。高密度の集積回路のフ
アン・イン及びフアン・アウト機能を得るために
多レベル（例えば、４レベル）の導電層を要する
場合に、平坦性は必須要件である。
IBMテクニカル・デイスクロージヤ・ビユレ
テイン、第25巻、第８号、1983年１月、第4405頁
及び第4406頁の文献は、第１２図に示すようにエ
ピタキシヤル層５０の表面からチツプのP-型シ
リコン基板５１へ導通路を設けるために埋込まれ
たPt−Siの導電路５２を形成する方法について記
載している。その基板接点５２は、サブコレクタ
５３から溝５４の底部に於けるP+型チヤネル阻
止領域５５へ、更にコレクタ導通拡散領域を経て
上部導電層５６へと短絡路を設けることによつて
形成される。従つて、上記導電路の役割は、N-
型エピタキシヤル層５０とP-型基板５１／P+型
チヤネル阻止領域５５との接合を短絡させること
である。尚、図中の５７は二酸化シリコンであ
る。
その技術に於ては、前述の米国特許明細書の場
合と同様に、接点と基板との間の導電路の一部が
高濃度にドープされたシリコン材料より成つてい
る。従つて、この解決方法も充分に満足し得るも
のではない。
又、その技術に於ては、溝５４の側壁全体を露
出させるために、等方性エツチングが行われる。
従つて、その溝５４に隣接するすべてのデバイス
に於て、N-型エピタキシヤル層５０とP-型基板
５１との接合がPt−SI接点５２によつて短絡さ
れる。換言すれば、それらのすべてのデバイスは
基板接点を設けるためにだけ役立ち、論理機能に
は用いられない。従つて、シリコン表面が少から
ず無駄になる。
Ｄ 発明が解決しようとする問題点 本発明の目的は、溝の側壁の選択的処理（エツ
チング、金属付着等）を可能にして、シリコン表
面を著しく節約することにより、従来よりも高密
度の設計を可能にする、溝の側壁を選択的に露出
させることを含む、半導体デバイスの形成方法を
提供することである。
Ｅ 問題点を解決するための手段 本発明は、溝の側壁を選択的に露出させるこ
と、即ち溝の一方の側壁を表面安定化させたまま
にして、他方の側壁を基板接点形成のために露出
させる事を含む、半導体デバイスの形成方法を提
供する。
更に具体的に云えば、本発明の方法は、表面安
定化された溝を含む半導体構造体に半導体デバイ
スを形成する方法に於て、上記構造体を被覆し且
つ上記溝を充填する下層を付着し、上記下層上に
障壁層を付着し、上記溝の側壁、上記溝の底部、
及び上記側壁に隣接する上記構造体の上面の露出
すべき部分を画成する少くとも１つの開孔を形成
するために上記障壁層をパターン化し、上記露出
すべき部分が選択的に露出されるように、上記開
孔を経て露出されている上記下層を異方性エツチ
ングし、露出された上記溝の側壁、上記溝の底
部、及び上記側壁に隣接する上記構造体の上面に
基板接点を形成することを含む、半導体デバイス
の形成方法を提供する。
本発明の方法は、ポリイミドの如き誘電体で充
填された高密度の深い溝により分離された半導体
デバイスのための基板接点を形成するために用い
ることができる。それらの基板接点は、極めて幅
の狭い溝と適合し、従つて集積密度を著しく増加
させ、極めて低い抵抗特性を有する金属珪化物よ
り成り、構造体の平坦性を著しく改善する。それ
らの基板接点は、エピタキシヤル層の表面から埋
込まれた基板へ接点を設けるために、分離用の溝
の側壁の一部だけ及びその溝の底部の上に白金の
如き金属をスパツタリングにより付着して珪化白
金属の如き金属珪化物を形成することによつて設
けられる。
本発明の方法の１実施例によれば、シリコン構
造体のN-型エピタキシヤル層及びN+型サブコレ
クタ領域を貫通してP-型基板中へ延びる深い溝
を所望のパターンに従つて形成する。基板接点を
形成する場合には、それらの溝は、シリコン材料
より成る中心スタツド又はメサを形成する。それ
らの溝の底部に、例えば硼素原子をイオン注入す
ることにより、チヤネル阻止領域を形成すること
が極めて望ましい。次に、構造体全体に、SiO2
層及びSi3N4層を付着する。それから、上記スタ
ツド即ち溝の側壁、上記側壁に隣接する溝の底
部、及び上記スタツドの上面を選択的に露出させ
るために、基板接点用マスクを付着して、パター
ン化する。上記スタツドの側壁、上記側壁に隣接
する溝の底部、及び上記スタツドの上面が選択的
に露出されるように、SiO2層及びSi3N4エツチン
グする。ウエハのすべての領域を表面に順応して
被覆するように、白金を好ましくはスパツタリン
グにより付着する。焼結させた後、余分な白金
を、湿式の化学的エツチング（王水）を用いて除
去する。珪化白金が、溝の底部及びスタツドの上
面並びにスタツドの側壁上に残る。上記スタツド
の側壁上の珪化白金は、スタツドの上面をイオン
注入されたチヤネル阻止領域に接続し、従つて所
望の基板接点を形成する。それから、標準的技術
に従つて、ポリイミドを付着し、適切にエツチン
グして、溝を充填する。本発明の方法の重要な点
は、分離用の溝が２つの機能を有することであ
り、即ち、デバイス（例えば、NPNトランジス
タ）を含むデバイス・ポケツトの従来の分離を行
うとともに、低抵抗の連続的な薄い金属層によ
り、表面から埋込まれた基板へのアクセスを行
う。
Ｆ 実施例 次に、本発明による、溝の側壁を選択的に露出
させることを含む、半導体デバイスの形成方法
を、誘電体で充填された高密度の深い溝により分
離されたバイポーラ・半導体デバイスのための金
属珪化物の基板接点を形成するために用いた場合
の１実施例について述べる。しかしながら、他の
種々の実施例も可能であり、他の種々のドーパン
ト、被覆層及びマスク層、処理条件等も用いるこ
とができる。
通常、バイポーラ半導体デバイスの形成方法
は、溝の形成及びSi3N4／SiO2複合層による溝の
表面安定化を含む。
第１図に於て、初めに、半導体構造体１０は、
全体の表面上にN+型サブコレクタ領域１２及び
N-型エピタキシヤル層１３を有する、P-型シリ
コン基板１１より成る。
N-型エピタキシヤル層１３およびN+型サブコ
レクタ領域１２を経てP-型基板１１中に伸びる
深く幅の狭い溝１４及び１５がエツチングにより
形成されている。それらの溝を形成するために、
米国特許第4381953号明細書に記載されている方
法等の多くの周知のエツチング技術を用いること
ができる。それらの溝は、約6μmの深さ及び2μm
の幅を有する。それらの溝は、溝１４及び１５
（それらに直角の方向の他の溝は示されていない）
の間に正方形の中心スタツド１６又はメサを形成
するようなレイアウトに設計されている。
溝を形成した後、熱酸化により二酸化シリコン
を再成長させて、50乃至300nmの厚さを有する
SiO2層１７を設ける。
次に、標準的なイオン注入により硼素を溝の底
部に導入して、チヤネル阻止領域１８を形成す
る。それから、20乃至150nm程度の厚さを有する
Si3N4層１９をCVDにより構造体全体の上に付着
する。勿論、バイポーラ・トランジスタの如き能
動デバイス及び／若しくは受動デバイスが、分離
された異なるエピタキシヤル・ポケツト１３ａ，
１３ｂ等に先に形成されているが、解り易くする
ために図には示されていない。しかしながら、中
心スタツド１６に相当するエピタキシヤル・ポケ
ツト１３ｃには、何らデバイスは形成されていな
い。
更に、溝１４及び１５とともに、分離パターン
を形成するより多くの深く幅の狭い溝が、分離の
ために、構造体の表面に形成されている。第１図
に示されている構造体は、従来の製造技術によつ
て形成される。
第２図に於て、初めに、2.0乃至4.0μmの厚さを
有する、ポリイミドの如き有機材料より成る下層
２０をSi3N4層上に回転被覆により付着する。次
に、100乃至300nmの範囲の厚さを有する。SiOX
の如き無機材料より成る障壁層２１をCVDプラ
ズマ中で付着する。ポリイミドは、空〓を生じず
に溝を充填し、光学的に透明であり、従つて正確
なマスクの整合を可能にし、障壁層の付着中に熱
的に安定であることにより、フオトレジストより
も好ましい。この工程の後、AZ1350J（シルプレ
イ社の商品名）の如き従来のフオトレジストより
成るフオトレジスト層２２を回転被覆により付着
する。フオトレジスト層２２を、従来の如く、マ
スク（図示せず）を経て紫外線により所望のパタ
ーンに露光してから、現像する。フオトレジスト
層２２は、露光された像の質を最適化するため
に、典型的には0.7乃至1.5μmの厚さを有する。こ
の特定の実施例に於ては、第２図から明らかな如
く、フオトレジスト層２中の開孔２３が正方形の
スタツド１６よりも大きな幅を有していることが
重要である。これは、後にスタツドの側壁、該側
壁に隣接する溝の底部、及びスタツドの上面の所
望の部分が露出されるようにする。
第３図乃至第５図に示されている工程は、典型
的には、反応性イオン・エツチング装置に於てそ
の場で行われる。
無機材料より成る障壁層２１の露出領域のエツ
チングは、CF4を用いて行う。露出領域が完全に
除去されるように、障壁層２１の50乃至100％を
オーバ・エツチングする。そのエツチングの典型
的パラメータを以下に示す。
電力密度 0.24W／cm2 流 量（CF4） 30SCCM 圧 力 40μmHg エツチング速度（SiOX） 45nm／分 エツチング速度（ポリイミド） 32.5nm／分 その結果得られた構造体が第３図に示されてい
る。障壁層２１の除去された部分は、フオトレジ
スト層２２の開孔２３に対応する。
有機材料より成る下層２０の反応性イオン・エ
ツチングは、O2プラズマ中で、好ましくは後述
する理由により２段階の方法を用いて行う。初め
の段階に於ては、下層２０を、以下に示すパラメ
ータによる完全に異方性の条件の下で、溝の底部
迄、エツチングする。
電力密度 0.17W／cm2 圧 力 3μmHg 流 量（O2） 100CCM エツチング速度（SiOX） 0.7nm／分 エツチング速度（ポリイミド） 75nm／分 100：１の選択性が得られ、これは、SiOXの
障壁層２１を少量（〜100nm）しか侵食せずに８
乃至10μmのポリイミドを完全に除去することを
可能にする。第２段階に於ては、側壁の清浄化を
行い、溝の側壁が負の傾斜を有している部分に残
つている下層２０を除去する。除去される全体の
層の厚さは、100乃至300nmである。このエツチ
ングの条件を以下に示す。
電力密度 0.17W／cm2 圧 力 50μmHg 流 量（O2） 30SCCM エツチング速度（ポリイミド） 200nm／分 開孔２３を形成する障壁層２１のアンダ・カツ
トは、上記の側壁清浄化の段階の結果生じる。
スタツドの側壁、該側壁に隣接する溝の底部、
及びスタツドの上面の領域に於て、下層２０の露
出部分をO2プラズマ中で反応性イオン・エツチ
ングするとき、フオトレジスト層２２の残りの部
分も除去される。
前述の如く、障壁層２１及び下層２０のエツチ
ング工程に続いて、Si3N4層１９の露出部分のエ
ツチングをその場で行う。このエツチング工程
は、反応性イオン・エツチング装置に於て、以下
に示すパラメータによりエツチングされるとき、
“半等方性”である。
電力密度 0.23W／cm2 圧 力 200μmHg 流 量（CF4＋10％O2） 150SCCM エツチング速度（Si3N4） 70nm／分 エツチング速度（SiO2） 40nm／分 エツチング速度（ポリイミド） 45nm／分 この工程は特に重要である。完全に等方性の
Si3N4層のエツチング方法は、この構造体には有
用でなく、有機材料の下層２０に応力を生ぜしめ
ることにより、下層２０をSi3N4層１９から分離
させてしまう。下のSiO2層１７は、シリコンを
保護するエツチング障壁として働く。その結果得
られた構造体が第５図に示されている。
第６図に於て、SiOXの障壁層２１を、10：１
の比率のH2O及びHFの溶液中で剥離させる。該
溶液は、熱成長されたSiO2の層１７よりも迅速
にSiOX（〜5x）を除去する。次に、下層２０を、
樽型プラズマ・エツチング装置に於て従来のO2
灰化方法により除去する。最後に、SiO2層１７
の露出部分を、緩衝されたHF溶液を用いてエツ
チングし、上のSi3N4層１９の残りの部分はその
工程に於てマスクとして働く。その結果、スタツ
ドの側壁、該側壁に隣接する溝の底部、及びスタ
ツドの上面が、更に処理されるように、露出され
る。
適当な接点金属の薄い層２４を構造体全体の上
にスパツタリングにより付着する。白金、パラジ
ウム等より成る群から選択された珪化物形成金属
が選択される。30乃至10nmの範囲の厚さを有す
る好ましい金属は白金である。
スパツタリングによる付着は、真空蒸着の如き
他の技術と異なり、構造体の水平面及び垂直面の
両方に金属を付着するので、好ましい方法であ
る。換言すると、金属が構造体の露出領域全体を
均一に被覆する。第７図はこの段階の構造体を示
している。
次に接点金属層即ち白金層２４がシリコンに接
触している領域を焼結することにより金属珪化物
層即ち珪化白金層２５を形成するために、構造体
を約550℃で加熱する。反応しなかつた白金を湿
式エツチング（王水）により除去する。第８図は
その結果得られた構造体を示しており、溝の底部
にチヤネル阻止領域１８を有し、スタツド１６の
すべての水平面及び垂直面が該スタツドを完全に
被覆する珪化白金層２５より成り、チヤネル阻止
領域１８を経てP-型基盤１１との間に埋込まれ
たオーム接点を形成している、珪化白金接点を示
している。
それから、ポリイミド材料２６を回転被覆させ
て、溝を充填し、400℃でベーキングして、第９
図に示されている如くO2プラズマ中で反応性イ
オン・エツチングする。露出している珪化白金層
２５の水平部分２５ａが、後の金属化工程に於
て、基板接点として用いられる。
それから、上記基板接点に加えて、NPNトラ
ンジスタ、ダイオード、抵抗素子の如き素子に、
電気接点を、従来の付着、リングフライ、及びエ
ツチングの技術により形成される。
Ｇ 発明の効果 本発明の方法により、溝の側壁の選択的処理
（エツチング、金属付着等）を可能にして、シリ
コン表面を著しく節約することにより、従来より
も高密度の設計を可能にする、溝の側壁を選択的
に露出させることを含む、半導体デバイスの形成
方法が得られる。すなわち、本発明によれば、溝
の側壁の一部側だけに基板接点を設けることがで
き、デバイス・ポケツトの分離と基板への導通路
との２つの機能を有した溝を備える半導体デバイ
スを形成することができる。
【図面の簡単な説明】
第１図乃至第９図は本発明の方法に従つて形成
されている集積構造体を示す縦断面図、第１０図
乃至第１２図は従来の方法に従つて形成されてい
る集積構造体を示す縦断面図である。 １０……半導体構造体、１１……シリコン基
板、１２……サブコレクタ領域、１３……エピタ
キシヤル層、１３ａ，１３ｂ，１３ｃ……分離さ
れたエピタキシヤル・ポケツト、１４，１５……
溝、１６……中心スタツド、１７……SiO2層、
１８……チヤネル阻止領域、１９……Si3N4層、
２０……ポリイミドの如き有機材料より成る下
層、２１……SiOXの如き無機材料より……金属
珪化物層（珪化白金層）、２５ａ……基板接点、
２６……ポリイミド材料。

Claims (1)

  1. 【特許請求の範囲】 １ 表面安定化された溝を含む半導体構造体に半
    導体デバイスを形成する方法に於て、 上記構造体を被覆し且つ上記溝を充填する下層
    を付着し、 上記下層上に障壁層を付着し、 上記溝の側壁、上記溝の底部、及び上記側壁に
    隣接する上記構造体の上面の露出すべき部分を画
    成する少なくとも１つの開孔を形成するために上
    記障壁層をパターン化し、 上記露出すべき部分が選択的に露出されるよう
    に、上記開孔を経て露出されている上記下層を異
    方性エツチングし、露出された上記溝の側壁、上
    記溝の底部、及び上記側壁に隣接する上記構造体
    の上面に基板接点を形成することを含む、 半導体デバイスの形成方法。
JP60081518A 1984-06-29 1985-04-18 半導体デバイスの形成方法 Granted JPS6118147A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/626,271 US4549927A (en) 1984-06-29 1984-06-29 Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices
US626271 1984-06-29

Publications (2)

Publication Number Publication Date
JPS6118147A JPS6118147A (ja) 1986-01-27
JPH0362024B2 true JPH0362024B2 (ja) 1991-09-24

Family

ID=24509683

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60081518A Granted JPS6118147A (ja) 1984-06-29 1985-04-18 半導体デバイスの形成方法

Country Status (4)

Country Link
US (1) US4549927A (ja)
EP (1) EP0166983B1 (ja)
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