JPH0362090A - Control circuit for flat panel display - Google Patents

Control circuit for flat panel display

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JPH0362090A
JPH0362090A JP1198354A JP19835489A JPH0362090A JP H0362090 A JPH0362090 A JP H0362090A JP 1198354 A JP1198354 A JP 1198354A JP 19835489 A JP19835489 A JP 19835489A JP H0362090 A JPH0362090 A JP H0362090A
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JP
Japan
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display
data
flat panel
crt
lcd
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JP1198354A
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Japanese (ja)
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Hiroteru Yoshida
善田　浩輝
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特にパーソナルコンピュータに用いて好適
なフラットパネル表示制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a flat panel display control circuit particularly suitable for use in a personal computer.

（従来の技術） 近年パーソナルコンピュータの分野に於いて、ラップト
ツブと称されるタイプのデイスプレィ−体形のパーソナ
ルコンピュータが主流をしめつつある。この種ラップト
ツブタイプのパーソナルコンピュータに設けられるデイ
スプレィとしては、プラズマ、ＬＣＤ等の表示器を用い
たフラットパネルタイプのデイスプレィが広く使用され
る。ところがパーソナルコンピュータの流通ソフトウェ
アは未だＣＲＴ用に作成されたものが多く、従って上記
したようなフラットパネルタイプのデイスプレィを設け
たデイスプレィ一体形のラップトツブパーソナルコンピ
ュータに於いては、ＣＲＴ用に作成された流通ソフトウ
ェアに対処するための対策を講する必要がある。(Prior Art) In recent years, in the field of personal computers, display-shaped personal computers called laptops have become mainstream. As the display provided in this type of laptop type personal computer, a flat panel type display using a display device such as a plasma display or an LCD is widely used. However, much of the distributed software for personal computers is still created for use with CRTs, and therefore, for laptop personal computers with an integrated display equipped with a flat panel type display as described above, software created for use with CRTs is still common. It is necessary to take measures to deal with distributed software.

また、その他に、ＣＲＴ用の表示コントローラをそのま
まフラットパネル用に使用する目的と、ＣＲＴデイスプ
レィとフラットパネルディスプレイに同時に同一画面を
表示する目的のいずれか一つ又は複数の目的のために、
フレームメモリと呼ばれる表示画面のデータを蓄えてお
く特殊なメモリが内蔵される。更に、そのフレームメモ
リをコントロール（リード・ライト）するコントローラ
を用い、画面のデータを一旦フレームメモリに蓄え、そ
れをフラットパネルディスプレイに必要なタイミングで
読み出し表示する回路を備える必要がある。このフレー
ムメモリは表示データを蓄えるためのデータ書込みと表
示のための読み出しの２つのポートが必要であり、通常
の１ポートのＤＲＡＭを使用したとき、この２つのポー
トを時分割で制御する必要がある。In addition, for one or more of the following purposes: using a CRT display controller as it is for a flat panel, and displaying the same screen on a CRT display and a flat panel display at the same time.
It has a special built-in memory called frame memory that stores display screen data. Furthermore, it is necessary to use a controller to control (read and write) the frame memory, to temporarily store screen data in the frame memory, and to have a circuit that reads and displays the data on the flat panel display at the necessary timing. This frame memory requires two ports, one for writing data to store display data and one for reading data for display, and when using a normal one-port DRAM, it is necessary to control these two ports in a time-sharing manner. be.

この際、一定時間内にアクセス（リード・ライト）する
スピードは、ＤＲＡＭ、ＳＲＡＭによりそれぞれ決めら
れており、パネル表示のためのリードスピード約４０ｎ
ｓ／ドツト（単色、単階調）を２分割すると約２９ｎ　
ｓ／ドツト（単色、単階調）の読み出しスピードが必要
となるため、標準的なアクセススピードを持つＤＲＡＭ
　（１６０ｎｓ：サイクルタイム）を使う場合、８ドツ
ト＝１６０ｎｓ程度のデータを同時にリードする必要が
ある。１６階調の表示を行なう場合は、この４倍で、８
ドツトＸ４−３２ビツトのデータを一度にリードしなけ
ればならず、８ビツト幅のＳＲＡＭ４個、又は、４ビツ
ト幅のＤＲＡＭ８個が必要となる。６４０Ｘ４８０の解
像度で１６階調（４ビツト）の表示を行なうためには、
６４０ｘ４８０ｘｌ、１７Ｍビットのメモリが必要で、
ＳＲＡＭを使う場合は３２ＫＸ８ビツト（２５６にビッ
ト）４個で１Ｍビットにしかならず、５１２にビットの
メモリは４倍単位のメモリ標準からはずれるため、３２
ＫＸ８ビツトＳＲＡＭ８個を使用せざるを得ない（ＩＭ
のＳＲＡＭ４個は価格面から非現実的である）。結局、
フレームメモリとしては、３２ＫＸ８ビツト（２５６に
ビット）８個、又は６４ＫＸ４ビツト（２５６にビット
）８個のメモリ素子が必要となる。At this time, the access (read/write) speed within a certain time is determined by DRAM and SRAM, and the read speed for panel display is approximately 40n.
When s/dot (single color, single gradation) is divided into two, it is approximately 29n.
s/dot (single color, single gradation) readout speed is required, so DRAM with standard access speed is required.
(160 ns: cycle time), it is necessary to read data of about 8 dots = 160 ns at the same time. When displaying 16 gradations, four times this, 8
Dot X4-32 bits of data must be read at once, and four 8-bit wide SRAMs or eight 4-bit wide DRAMs are required. In order to display 16 gradations (4 bits) at a resolution of 640x480,
640x480xl, 17Mbit memory required,
When using SRAM, 4 pieces of 32K x 8 bits (256 bits) are only 1M bits, and 512 bits memory deviates from the memory standard of 4 times the unit, so 32K
Eight KX 8-bit SRAMs must be used (IM
4 SRAMs is unrealistic from a price point of view). in the end,
As a frame memory, 8 memory elements of 32K×8 bits (256 bits) or 64K×4 bits (256 bits) are required.

（発明が解決しようとする課題） このようにフラットパネルディスプレイを使用する表示
機構に於いては、フラットパネルディスプレイに表示す
るためだけに使用されるフレームメモリの他に、通常の
表示データを蓄えるＶＲＡＭと呼ばれるメモリが別途必
要であるため、ハードウェア構成に於いて、ＰＣＢ　（
プリントサーキットボード）の表示回路に占める実装領
域がきくなり、構成が繁雑化する等の問題があった。(Problem to be Solved by the Invention) In a display mechanism that uses a flat panel display as described above, in addition to the frame memory used only for displaying on the flat panel display, there is a VRAM that stores normal display data. Since a separate memory called ``PCB'' (
There were problems such as the mounting area occupied by the display circuit of a printed circuit board (printed circuit board) becoming large and the configuration becoming complicated.

この本発明は上記実情に鑑みなされたもので、デュアル
ポートメモリと呼ばれる書き込み用と読み出し用の２つ
のポートを有するＤＲＡＭを使用して、コンパクトかつ
廉価な構成でフラットパネルディスプレイを表示ドライ
ブ制御できるフラットパネル表示制御回路を提供するこ
とを目的とする。The present invention has been made in view of the above-mentioned circumstances, and uses a DRAM called a dual-port memory having two ports for writing and reading, to enable display drive control of a flat panel display with a compact and inexpensive configuration. The purpose is to provide a panel display control circuit.

［発明の構成］ （課題を解決するための手段） 本発明のフラットパネル表示制御回路は、ビデオＲＡＭ
と、ビデオＲＡＭに書込まれた表示データをプログラマ
フルに設定された画面制御情報に従い表示するＣＲＴ表
示コントローラと、ＣＲＴ表示コントローラにより生成
されるＣＲＴ表示データがＣＲＴ表示タイミングにて書
込まれるデュアルポートメモリと、デュアルポートメモ
リからフラットパネルディスプレイの表示タイミングに
て表示データを得、フラットパネルディスプレイにその
表示データを表示するフラットパネルディスプレイ表示
回路とで構成される。[Structure of the Invention] (Means for Solving the Problems) A flat panel display control circuit of the present invention includes a video RAM
, a CRT display controller that displays the display data written in the video RAM according to the screen control information set in the programmer, and a dual port in which the CRT display data generated by the CRT display controller is written at the CRT display timing. It consists of a memory and a flat panel display display circuit that obtains display data from the dual port memory at the display timing of the flat panel display and displays the display data on the flat panel display.

（作用） 上述したように本発明に於いてはフラットパネル画面情
報を記憶するフレームバッファとしてデュアルポートメ
モリを使用することによって、フレームバッファの個数
を減らしＰＣＢに占める表示用回路の実装面積を減じる
ことを特徴とする。(Function) As described above, in the present invention, by using a dual port memory as a frame buffer for storing flat panel screen information, the number of frame buffers can be reduced and the mounting area of the display circuit occupying the PCB can be reduced. It is characterized by

例えば、６４０Ｘ４８０Ｘ１６階調の表示ＬＣＤ上で実
現するためのフレームメモリの構成を説明すると以下の
ようになる。即ち、２５６Ｋｘ４ビツト（１Ｍビット）
のデュアルポートメモリ２個と、それをコントロールす
るＬＣＤ表示制御回路（１つのゲートアレイにおさめる
）を設け、表示ＬＣＤとして１６階調インタフェースＬ
ＣＤを使用し、コンパクトな１６階調ＬＣＤ表示回路を
実現する。これにより、従来技術では８個必要であった
ＬＣＤ表示用フレームバッファを２個にすることができ
、ＬＣＤ表示回路をコンパクトにすることができる。For example, the structure of a frame memory to be realized on a 640x480x16 gradation display LCD is as follows. That is, 256K x 4 bits (1M bit)
Two dual-port memories and an LCD display control circuit (in one gate array) are installed to control them, and a 16-gradation interface L is installed as a display LCD.
A compact 16-gradation LCD display circuit is realized using a CD. As a result, the number of frame buffers for LCD display can be reduced to two, whereas the conventional technique requires eight, and the LCD display circuit can be made more compact.

（実施例） 以下、図面を参照して本発明の実施例について説明する
。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.

図に於いて、１はＣＲＴ表示コントローラであり、ＣＰ
Ｕバス１００を通して図示せぬＣＰＵからセットされた
レジスタの内容に従いＶＲＡＭ（ビデオＲＡＭ、、）２
に書き込まれた情報を表示する。２は表示情報を貯える
ＶＲＡＭ　（ビデオＲＡ　Ｍ　）であり、ＶＲＡＭデー
タバス１０】を介して表示情報がリード／ライトされる
。３はＬＣＤ表示！ＩＩ御回路であり、ＣＲ７表示コン
トローラ１から出力されたＶＲＡＭ２上のＣＲＴ表示デ
ータを一旦デュアルポートメモリ４に記憶し、ＬＣＤ表
示タイミングで読み出し、ＬＣＤ５上に表示する。４は
ＬＣＤ表示制御回路３の制御の下に画面情報を記憶する
デュアルポートメモリであり、表示データを蓄えるため
のデータ書込み用ポートと表示のための読み出し用ポー
トの２つのボートをもつ。このデュアルポートメモリ４
は、ＬＣＤ表示制御回路３の制御の下に、ＣＲＴ表示タ
イミングに従い表示すべきデータが書き込まれ、ＬＣＤ
表示タイミングに従い読み出される。５はＬＣＤ表示制
御回路３の制御の下に、デュアルポートメモリ４より読
み出した画面情報を表示出力するＬＣＤである。１００
はＣＰＵバスであり、ＣＰＵが必要に応じてＣＲＴ表示
表示表示コント−ローラ１蔵レジスタ及びＶＲＡＭ２に
データをライト又はリードする場合に使用する。１０１
はＣＰＵのＶＲＡＭライト／リード又は表示のためのリ
ードを目的としたＶＲＡＭデータバスであり、ＣＲ７表
示コントローラ１がＶＲＡＭ２をライト／リードする場
合に使用される。１０２はＣＲＴ表示表示コントローラ
１から出力されるＣＲＴ表示データであり、ＣＲＴに表
示するタイミングで出力される。１０３はデュアルポー
トメモリライトデータであり、ＣＲＴに表示するタイミ
ングで画面データをデュアルポートメモリ４にライトす
る。１０４はデュアルポートメモリリードデータであり
、ＬＣＤ５に表示するタイミングで画面データをデュア
ルポートメモリ４からリードする。In the figure, 1 is a CRT display controller, and CP
VRAM (video RAM,...) 2 according to the contents of registers set by the CPU (not shown) through the U bus 100.
Display the information written to. A VRAM (video RAM) 2 stores display information, and the display information is read/written via a VRAM data bus 10. 3 is LCD display! II control circuit, the CRT display data on the VRAM 2 output from the CR7 display controller 1 is temporarily stored in the dual port memory 4, read out at the LCD display timing, and displayed on the LCD 5. A dual port memory 4 stores screen information under the control of the LCD display control circuit 3, and has two ports: a data write port for storing display data and a read port for display. This dual port memory 4
Under the control of the LCD display control circuit 3, data to be displayed is written in accordance with the CRT display timing, and the data is displayed on the LCD.
Read out according to display timing. Reference numeral 5 denotes an LCD that displays and outputs screen information read from the dual port memory 4 under the control of the LCD display control circuit 3. 100
is a CPU bus, which is used when the CPU writes or reads data in the registers of the CRT display display controller 1 and the VRAM 2 as necessary. 101
is a VRAM data bus for the purpose of writing/reading VRAM by the CPU or reading for display, and is used when the CR7 display controller 1 writes/reads the VRAM 2. Reference numeral 102 denotes CRT display data output from the CRT display display controller 1, and is output at the timing of display on the CRT. Dual port memory write data 103 writes screen data to the dual port memory 4 at the timing of displaying it on the CRT. Dual port memory read data 104 reads screen data from the dual port memory 4 at the timing of displaying it on the LCD 5.

１０５はＬＣＤ表示データであり、１６階調の場合４ビ
ツトでＬＣＤ５にインタフェースする。105 is LCD display data, which is interfaced to the LCD 5 in 4 bits in the case of 16 gradations.

以下、本発明の実施例に於ける動作について説明する。The operation in the embodiment of the present invention will be described below.

先ずＣＰＵによってＣＲＴ表示コントローラ１内蔵のレ
ジスタに表示タイミングを、ＶＲＡＭ２に表示情報を書
き込む。ＣＲ７表示コントローラ１はこの表示タイミン
グに従ってＶＲＡＭ２より表示情報を読み出し、ＣＲＴ
表示データ１０２を出力する。ここまでは通常のＣＲＴ
コントローラ１の動作であり、ＣＲＴ表示データ１０２
はそのままＣＲＴに表示することも可能である。このＣ
ＲＴコントローラ１に書き込まれる各種レジスタの値は
ＣＲＴ用のものであり、ＣＲＴ用に作られたアプリケー
ションソフトウェア及び基本人出力制御システム（Ｂｉ
Ｏ２）は、そのまま処理できる。ＬＣＤ表示制御回路３
はこのＣＲＴ表示データ１０２を受けてデュアルポート
メモリ４に同一タイミングで記憶する。First, the CPU writes the display timing into a register built into the CRT display controller 1 and the display information into the VRAM 2. The CR7 display controller 1 reads the display information from the VRAM 2 according to this display timing, and reads the display information from the CRT.
Display data 102 is output. Up to this point, it's a normal CRT
This is the operation of the controller 1, and the CRT display data 102.
It is also possible to display it as is on a CRT. This C
The values of various registers written to the RT controller 1 are for CRT, and are based on the application software created for CRT and the basic human output control system (Bi
O2) can be processed as is. LCD display control circuit 3
receives this CRT display data 102 and stores it in the dual port memory 4 at the same timing.

デュアルポートメモリ４は６４０ｘ４８０ｘ１６階調の
表示を行なう場合、２５６Ｋｘ４ビツトのものを２個使
用する。各メモリのアドレスは表示画面の１画素（ビク
セル）を指定し、ＬＣＤの上画面用に１つ、ＬＣＤの子
画面用に１つ合計２個のデュアルポートメモリを使う。When displaying 640x480x16 gradations, two dual port memories 4 of 256Kx4 bits are used. Each memory address specifies one pixel (vixel) on the display screen, and a total of two dual port memories are used, one for the upper screen of the LCD and one for the child screen of the LCD.

各アドレスには４ビツトのデータを入れることができ、
４ビット−１６階調のデータを１つのアドレスにライト
する。ＣＲＴの表示タイミングは１画素４０ｎｓのため
、８画素を１ブロツクとし、８画素おきにデータをライ
トし、デュアルポートメモリ４のパラレルライト（通常
１６０ｎｓのサイクルタイム）のサイクルタイムを満足
させる。Each address can contain 4 bits of data.
Write 4 bits-16 gradation data to one address. Since the display timing of a CRT is 40 ns per pixel, 8 pixels are used as 1 block, and data is written every 8 pixels to satisfy the cycle time of parallel write (usually 160 ns cycle time) of the dual port memory 4.

この場合４０ｎ　ｓ　Ｘ８＝３２０ｎ　ｓのサイクルタ
イムのライトとなる。つまり１フレーム（画面）目は０
，８．１６・・・画素をライトし、２フレ一ム回は１，
９．１７・・・画素をライトし、３フレーム目は２，１
０．１９・・・・・・のように、８フレームで１つの画
面全体をデュアルポートメモリ４に書き込む。ＣＲ７表
示データ１０２はＣＲＴの表示テイミングで常に転送さ
れているため、このように８フレームで１画面データを
転送しても、ＬＣＤの画面イメージがくずれることはな
い。この書き込みの動作と同時に、ＬＣＤ表示制御回路
３はデュアルポートメモリ４よりＬＣＤの表示タイミン
グに従ってその画面データをリードする。この動作はＬ
ＣＤの主画面用デュアルポートメモリと子画面用デュア
ルポートメモリが平行して行なわれ、デュアルポートメ
モリ４の読み出し用シリアルリードポートよりシリアル
に画素データをリードする。デュアルポートメモリ４の
シリアルリードボートのシリアルリードサイクルは約４
０ｎｓのため、ＬＣＤの表示のためのリードサイクルに
十分間に合う。Ｌ　ＣＤ′表示制御回路３はこのデュア
ルポートメモリリードデータ１０４を受けてＬＣＤ５に
ＬＣＤ表示データ１０５を送り出す。１６階調表示の場
合、このデータのビット幅は４ビツトになり、主画面と
子画面を合わせると８ビツトとなる。ＬＣＤ５はこのＬ
ＣＤ表示データ１０５を受けて１６階調の表示を行なう
。In this case, the write cycle time is 40ns x 8 = 320ns. In other words, the first frame (screen) is 0
, 8.16...Write pixels, 2 frames once is 1,
9.17...Write pixels, 3rd frame is 2,1
One entire screen is written to the dual port memory 4 in 8 frames, such as 0.19... Since the CR7 display data 102 is always transferred at the display timing of the CRT, even if one screen data is transferred in 8 frames in this way, the screen image of the LCD will not be distorted. Simultaneously with this write operation, the LCD display control circuit 3 reads the screen data from the dual port memory 4 in accordance with the LCD display timing. This action is L
The main screen dual port memory and the sub screen dual port memory of the CD are operated in parallel, and pixel data is serially read from the read serial read port of the dual port memory 4. The serial read cycle of the dual port memory 4 serial read port is approximately 4.
Since it is 0 ns, there is enough time for the read cycle for LCD display. The LCD' display control circuit 3 receives this dual port memory read data 104 and sends out LCD display data 105 to the LCD 5. In the case of 16-gradation display, the bit width of this data is 4 bits, and the total width of the main screen and sub screen is 8 bits. LCD5 is this L
It receives CD display data 105 and performs 16-gradation display.

このようなデュアルポートメモリを用いたＬＣＤの表示
ドライブ制御機構により、従来８個必要であったＬＣＤ
表示用フレームバッファを２個にすることができ、これ
によりＬＣＤ表示回路を小さくすることができ実装エリ
アを削減できる。With this type of LCD display drive control mechanism using dual port memory, eight LCDs were required in the past.
The number of display frame buffers can be reduced to two, which allows the LCD display circuit to be made smaller and the mounting area to be reduced.

尚、上記した本発明の実施例ではＬＣＤでの使用のみを
例示して説明したが、プラズマ等のフラットパネルディ
スプレイにても同様の手法により実現可能である。Although the above-described embodiments of the present invention have been explained by exemplifying use in an LCD, it is also possible to implement a flat panel display such as a plasma using the same method.

［発明の効果］ 以上説明のように本発明のフラットパネル表示制御回路
によれば、ビデオＲＡＭと、ビデオＲＡＭに書込まれた
表示データをプログラマブルに設定された画面制御情報
に従い表示するＣＲＴ表示コントローラと、このＣＲＴ
表示コントローラにより生成されるＣＲ７表示データが
ＣＲＴ表示タイミングに同期して書込まれるデュアルポ
ートメモリと、このデュアルポートメモリからフラット
パネルディスプレイの表示タイミングに同期して表示デ
ータを得、この表示データをフラットパネルディスプレ
イに表示するフラットパネルディスプレイ表示回路とを
備えた構成としたことにより、ＬＣＤ表示用フレームバ
ッファの使用メモリ個数を大幅に削減でき、これにより
ＬＣＤ表示回路を小形化できる。[Effects of the Invention] As described above, according to the flat panel display control circuit of the present invention, a video RAM and a CRT display controller that displays display data written in the video RAM according to programmably set screen control information are provided. And this CRT
There is a dual port memory into which CR7 display data generated by the display controller is written in synchronization with the CRT display timing, and display data is obtained from this dual port memory in synchronization with the display timing of the flat panel display, and this display data is flattened. By adopting a configuration including a flat panel display display circuit for displaying images on a panel display, the number of memories used for the frame buffer for LCD display can be significantly reduced, and thereby the LCD display circuit can be downsized.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例を示すブロック図である。 １・・・ＣＲＴ表示コントローラ、２・・・ＶＲＡＭ。 ３・・・ＬＣＤ表示制御回路、４・・・デュアルポート
メモリ、５・・・ＬＣＤ、１００・・・ＣＰＵバス、１
０１・・・ＶＲＡＭデータバス、１０２・・・ＣＲ７表
示データ、１０３・・・デュアルポートメモリライトデ
ータ、１０４・・・デュアルポートメモリリ ードデータ、 ５・・・　Ｌ ＣＤ表示データ。FIG. 1 is a block diagram showing an embodiment of the present invention. 1...CRT display controller, 2...VRAM. 3... LCD display control circuit, 4... Dual port memory, 5... LCD, 100... CPU bus, 1
01...VRAM data bus, 102...CR7 display data, 103...Dual port memory write data, 104...Dual port memory read data, 5...L CD display data.

Claims (1)

【特許請求の範囲】[Claims] ビデオＲＡＭと、ビデオＲＡＭに書込まれた表示データ
をプログラマブルに設定された画面制御情報に従い表示
するＣＲＴ表示コントローラと、このＣＲＴ表示コント
ローラにより生成されるＣＲＴ表示データがＣＲＴ表示
タイミングに同期して書込まれるデュアルポートメモリ
と、このデュアルポートメモリからフラットパネルディ
スプレイの表示タイミングに同期して表示データを得、
この表示データをフラットパネルディスプレイに表示す
るフラットパネルディスプレイ表示回路とを具備するこ
とを特徴とするフラットパネル表示制御回路。A video RAM, a CRT display controller that displays the display data written in the video RAM according to programmably set screen control information, and the CRT display data generated by the CRT display controller is written in synchronization with the CRT display timing. The dual-port memory that is inserted into the device and display data are obtained from this dual-port memory in synchronization with the display timing of the flat panel display.
A flat panel display control circuit comprising: a flat panel display display circuit that displays this display data on a flat panel display.
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