JPH0362395A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル−パラレル変換手段を有した半導体メ
モリに関し、特にその基板バイアス回路の改良に関する
。

〔発明の概要〕

本発明は、シリアル人出力信号をメモリセルに対してパ
ラレルに入出力するためのシリアル−パラレル変換手段
を有する半導体メモリにおいて、常時作動する第１のチ
ャージポンプ回路と、上記シリアル−パラレル変換手段
を制御するクロック信号により駆動される第２のチャー
ジポンプ回路からなる基板バイアス回路から、基板バイ
アスを供給することにより、シリアル−パラレル変換を
行う半導体メモリに適応した基板バイアスを供給するも
のである。

〔従来の技術〕

ｎＭＯ３型のＤＲＡＭでは、寄生容量の低減や寄生ＭＯ
３の闇値電圧Ｖいの向上のため、基板バイアス回路を内
蔵している。

この基板バイアス回路は、−船釣に、ドレインゲート間
が接続されダイオードとして機能するｎＭＯＳトランジ
スタを基板と接地の間に２つ直列接続させ、その中点に
リングオシレータの出力が容量を介して供給される構成
とされている。そして、リングオシレータの作動によっ
て、基板の電荷が容量結合された中点を介して接地側に
掃き出される。

このようなリングオシレータの作動から基板バイアスを
供給する回路では、ＤＲＡＭのスタンバイ時にも、リン
グオシレータが作動し、そのスタンバイ時の電流を低減
できないという欠点を有している。

そこで、基板電流の少ないスタンバイ時と、ＲＡＭが活
性状態にある時とで、基板バイアスの供給能力を変化さ
せる技術が開発されており、例えばｒｃＭＯ３低消費電
力型基板電圧発生回路の設計」、昭和６０年度電子通信
学会総合全国大会論文集、第２分冊、第２５３頁にその
記載がある。

その基板電圧発生回路は、リングオシレータで作動する
チャージポンプ回路と、ＲＡＳクロックで作動するチャ
ージポンプ回路の２系統を有しており、リングオシレー
タで作動するチャージポンプ回路は、基板バイアスの供
給能力が下げられているために、そのスタンバイ時の消
費電力を低減できる。

〔発明が解決しようとする課題〕

ところで、最近では、デュアルポートＲＡＭやビデオＲ
ＡＭのように、ＤＲＡＭコア部に対して、パラレルにア
クセスするタイプの半導体メモリが多く開発されている
。このようなタイプの半導体メモリでは、ＤＲＡＭコア
部では、各ワード線のデータを一括してシリアルレジス
タとの間で入出力する機構を有している。このため、基
板電流の発生が、ＤＲＡＭコア部よりも、むしろ高速な
基本クロックに同期して作動するシリアル人出カメモリ
（ＳＡＭ）、入出力回路やカウンタ回路等に大きく依存
してきている。

このためＲＡＳクロックによる制御だけでは、デュアル
ポートＲＡＭやビデオＲＡＭのようにシリアル−パラレ
ル変換手段を有する半導体メモリにおいて、十分な基板
パイ・アスの供給と低消費電力化を図ることが困難であ
る。

そこで、本発明は、シリアル−パラレル変換手段を有す
る半導体メモリにおいて、メモリの作動状態に応して基
板バイアスを供給し、且つ低消費電力化も実現するよう
な半導体メモリの提供を目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明の半導体メモリは
、シリアル入出力信号をメモリセルに対してパラレルに
入出力するためのシリアル−パラレル変換手段を有する
半導体メモリであって、常時作動し基板バイアスを供給
する第１のチャージポンプ回路と、上記シリアル−パラ
レル変換手段を制御するクロック信号により駆動され基
板バイアスを供給する第２のチャージポンプ回路とから
なる基板バイアス回路を有することを特徴としている。

ここで、上記シリアル−パラレル変換手段とは、それぞ
れオンチップされるシリアルアクセスメモリ、シフトレ
ジスタ、入出力アクセスポート等であり、基本クロック
として、例えば数十〜数ＭＨｚ程度の周波数のクロック
が供給される。第１のチャージポンプ回路は、常時作動
させるために、リングオシレータにより駆動させる構成
とすることができ、第２のチャージポンプ回路は、基本
クロックを分周器で分周させた周波数の信号で駆動され
るものとしても良い、第１と第２のチャージポンプ回路
の基板バイアスの供給能力は、当該半導体メモリの基板
電流の発生状況に応じて設定することができる。

〔作用〕

本発明の半導体メモリでは、シリアル−パラレル変換手
段から発生する基板電流が問題となるため、そのシリア
ル−パラレル変換手段を駆動する基本クロックをそのま
ま基板バイアス回路の第２のチャージポンプ回路に供給
することで、シリアル−パラレル変換手段の作動に同期
した基板バイアスの供給が実現される。さらに、この第
２のチャージポンプ回路と共に、常時作動させる第１の
チャージポンプ回路を併設することで、基本クロックが
ない時でも、基板バイアスを供給することができ、同時
に低消費電力化が実現される。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

まず、第１図を参照して、本実施例の半導体メモリの要
部である基板バイアス回路の構成について説明する。

本実施例にかかる基本バイアス回路は、第１図に示すよ
うに、第１のチャージポンプ回路ｌと第２のチャージポ
ンプ回路２を有しており、それぞれ基板コンタクト端子
７により基板と接続している。

第１のチャージポンプ回路１は、ドレイン−デー１間が
接続されてダイオードとして機能する０ＭＯ３）ランジ
スタ８，９を有する。０ＭＯ３）ランジスタ９のドレイ
ンは端子７に接続され、ｎＭＯＳトランジスタ９のソー
スと０ＭＯ３）ランジスタ８のドレインは互いに接続さ
れる。ｎＭＯＳトランジスタ８のソースは接地される。

ｎＭＯＳトランジスタ８．９の接続の中点には、容１１
０の一端が接続され、容量１０の他端はリングオシレー
ク１１に接続される。

第２のチャージポンプ回路２は、同様に、ドレイン−ゲ
ート間が接続されてダイオードとして機能する０ＭＯ３
）ランジスタ３．４を有する。０ＭＯ３）ランジスタ３
のドレインは端子７に接続され、０ＭＯ３）ランジスタ
３のソースとｎＭ。

Ｓトランジスタ４のドレインは互いに接続される。

ｎＭＯＳトランジスタ４のソースは接地される。

ｎＭＯｓ　）ランジスタ３．４の接続の中点には、容量
５の一端が接続され、容量５の他端は分周器６を介して
基本クロックが供給される。

ここで、基本クロックは、後述するように、当該半導体
メモリのシリアル−パラレル変換手段であるシリアルア
クセスメモリ（ＳＡＭ）を駆動するための供給されるク
ロックであり、シリアルアクセスメモリの作動時には、
同期ながら分周器６に信号が到達する。

次に、第１図の基本バイアス回路の動作について説明す
る。まず、シリアルアクセスメモリが作動するように、
基本クロックが供給されている時では、第２のチャージ
ポンプ回路２の分周器６にも基本クロックが供給される
。この基本クロックは、その分周器６で分周され、周波
数が下げられる。

その下げられた周波数のクロックは、容Ｉ５を介して直
列接続された２つの０ＭＯ３）ランジスタ３，４の中点
に供給される。容量５による容量結合を介して接続の中
点のレベルが低くなった時は、ｎＭＯＳトランジスタ３
がオンになり、端子７から基板電流が０ＭＯ３）ランジ
スタ３のソースに流れ込む。また、容量結合を介して接
続の中点のレベルが高くなった時は、ｎＭＯＳトランジ
スタ３がオフになると共に、０ＭＯ３）ランジスタ４が
オンになり、流れ込んでいた基板電流にかかる電荷がｎ
ＭＯＳトランジスタ４を介して接地側に掃きだされる。

また、第１のチャージポンプ回路１では、常時作動する
リングオシレータ１１により、所要の周波数のクロック
が発生され、そのクロックが容量１０を介して、ｎＭＯ
Ｓトランジスタ８，９の接続の中点に供給される。そし
て、第１のチャージポンプ回路１は、第２のチャージポ
ンプ回路２と同様にチャージポンプ動作を行い、常時基
板バイアスを供給することができる。

次に、シリアルアクセスメモリが作動せず、基板電流の
発生の割合が低い時では、常時作動するリングオシレー
ター１１を有した第１のチャージポンプ回路１のみが作
動する。すなわち第２のチャージポンプ回路２は、分周
器６に基本クロックが人力しないため、チャージポンプ
動作を行わない。

このような作動を行う基板バイアス回路は、基本クロッ
クにより第２のチャージポンプ回路２が作動し、この第
２のチャージポンプ・回路２の作動は、シリアルアクセ
スメモリの作動と同期しているために、チップにおける
基板電流の発生時とタイごングが一致し、有効に基板を
バイアスすることができる。

また、シリアルアクセスメモリが不作動とされる時では
、第２のチャージポンプ回路２も同期して作動せず、第
１のチャージポンプ回路ｌのみがリングオシレータ１１
からの信号に基づいて必要な基板バイアスを行う、この
ため第２のチャージポンプ回路２を作動させない分だけ
、低消費電力化を図ることができる。

第２図は本実施例の半導体メモリのブロック構成を示す
。

半導体メモリ２０は、マトリクス状に配列されるメモリ
セルからなるメモリセルアレイ（ＤＲＡＭコア部）２２
を有し、このメモリセルアレイ２２との間でパラレルに
データを入出力するためのシリアル−パラレル変換手段
としてのシリアルアクセスメモリ（ＳＡＭ）２３．２４
を有している。

シリアルアクセスメモリ２３は、メモリセルアレイ２２
にパラレルにデータを人力するためのメモリであり、シ
リアル入力する人力データ信号Ｄｉｎがシリアル入力回
路２６を介して入力する。シリアルアクセスメモリ２４
は、メモリセルアレイ２２からパラレルにデータを出力
するためのメモリであり、そのシリアルアクセスメモリ
からシリアル出力回路２７を介してシリアルな出力デー
タ信号Ｄｏｕｔが得られる。

これらシリアルアクセスメモリ２３．２４には、カウン
タ・動作モード回路２５を介して、基本タロツクを用い
たクロック信号が供給され、そのクロック信号により各
シリアルアクセスメモリ２３゜２４は駆動される。さら
にカウンタ・動作モード回路２５からは、シリアル入力
回路２６とシリアル出力回路２７に動作モードにかかる
信号が送られ、これらシリアル入力回路２６とシリアル
出力回路２７が制御される。また、転送命令や転送アド
レスにかかる信号もカウンタ・動作モード回路２５から
ＲＡＭコントローラ２日に送られて、ＲＡＭコントロー
ラ２８から制御信号がメモリアレイ２２に送られて、所
要の一行のメモリセルが書き込み・読み出し時に選択さ
れる。

上記カウンタ・動作モード回路２５に供給される基本ク
ロックは、第１図に示した構成を有する基板バイアス回
路２１にも供給される。この基板バイアス回路２１では
、前述のように、第１のチャージポンプ回路１が常時作
動し、さらに供給された基本クロックによって、シリア
ルアクセスメモリと同期した第２のチャージポンプ回路
２の作動も行われる。従って、シリアルアクセスメモリ
２３．２４の作動と同期して、基板バイアス回路２１の
基板電圧の供給能力を高めることができ、同時に、シリ
アルアクセスメモリ２３．２４が作動しない時には、低
消費電力を実現できる。

なお、基本クロックはカウンタ・動作モード回路２５に
供給されるものに限定されず、他の基板電流を多く発生
するような回路の駆動用のクロックを用いても良い。

〔発明の効果〕

本発明の半導体メモリは、シリアル−パラレル変換手段
を駆動する基本クロックが供給されてなる第２のチャー
ジポンプ回路がシリアル−パラレル変換手段の作動に同
期して作動し、基板バイアスを供給することができる。

そして、基本クロックによってシリアル−パラレル変換
手段が駆動されない時では、第２のチャージポンプ回路
も作動しない、このため、低消費電力化を実現できると
共に、シリアル−パラレル変換手段の作動時に多くなる
基板電流を有効に低減できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一例に用いられる基板
バイアス回路の回路図、第２図はその半導体メモリの一
例のブロック図である。 １・・・第１のチャージポンプ回路 ２・・・第２のチャージポンプ回路 ３．４，８．９・”ｎＭＯ３）ランジスタ５、ｌＯ・・
・容量 ６・・・分周器 ｌ・・・リングオシレータ Ｏ・・・半導体メモリ ■・・・基板バイアス回路 ２・・・メモリセルアレイ

Claims (1)

【特許請求の範囲】
1. 　シリアル入出力信号をメモリセルに対してパラレルに
   入出力するためのシリアル−パラレル変換手段を有する
   半導体メモリにおいて、常時作動し基板バイアスを供給
   する第１のチャージポンプ回路と、上記シリアル−パラ
   レル変換手段を制御するクロック信号により駆動され基
   板バイアスを供給する第２のチャージポンプ回路とから
   なる基板バイアス回路を有する半導体メモリ。