JPH0362970A - 金属・ポリシリコン二重層ゲートの形成方法 - Google Patents
金属・ポリシリコン二重層ゲートの形成方法Info
- Publication number
- JPH0362970A JPH0362970A JP2091319A JP9131990A JPH0362970A JP H0362970 A JPH0362970 A JP H0362970A JP 2091319 A JP2091319 A JP 2091319A JP 9131990 A JP9131990 A JP 9131990A JP H0362970 A JPH0362970 A JP H0362970A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- polysilicon
- metal
- linking part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＶＳＬＩデバイスのゲート面積抵抗を減少さ
せる方法に間する。
せる方法に間する。
主に、ＶＳＬＩ集積回路の集積密度を一層高くするとい
う要請が益々大きくなって来ている結果、現在小さなデ
バイス構造を与えることに大きな関心が持たれている。
う要請が益々大きくなって来ている結果、現在小さなデ
バイス構造を与えることに大きな関心が持たれている。
高集積密度を実現するためにはデバイス構造の大きさを
縮小しなければならないので、ゲートに伴われる面積抵
抗は増大する。
縮小しなければならないので、ゲートに伴われる面積抵
抗は増大する。
この面積抵抗の増大はＲ０伝搬の遅延を惹き起こす。
ポリシリコンは主な連携部°材料であった。なぜならそ
れは閾値電圧が低く、均一で経済的な層の付着により良
好な段差被覆（ｓｔｅｐ ｃｏｖｅｒａｇｅ）も与える
からである。その高温特性は、アニーリング中、食刻及
びイオンインブランテーション工程後の安定性に寄与す
る。しかし、その材料の面積抵抗が高いという問題のた
めに、抵抗の低い他の連携部材料を見出だす種々の方法
が試みられてきた。
れは閾値電圧が低く、均一で経済的な層の付着により良
好な段差被覆（ｓｔｅｐ ｃｏｖｅｒａｇｅ）も与える
からである。その高温特性は、アニーリング中、食刻及
びイオンインブランテーション工程後の安定性に寄与す
る。しかし、その材料の面積抵抗が高いという問題のた
めに、抵抗の低い他の連携部材料を見出だす種々の方法
が試みられてきた。
主な考慮すべき問題の一つは、電気伝導度が高く、オー
ム接触抵抗が低い材料を得ることである。
ム接触抵抗が低い材料を得ることである。
その材料はエレクトロマイグレーション（ｅｌｅｃ−ｔ
ｒｏｍｉｇｒａｔｉｏｎ）抵抗を持ち、珪素及び（又は
）酸化物と接触した最終的金属化でも安定であるべきで
ある。これらの特性は高温処理全体に互って維持されな
ければならない。
ｒｏｍｉｇｒａｔｉｏｎ）抵抗を持ち、珪素及び（又は
）酸化物と接触した最終的金属化でも安定であるべきで
ある。これらの特性は高温処理全体に互って維持されな
ければならない。
現在、ポリシリコン及び遷移金属珪化物からなるポリサ
イド（ｐｏｌｙｃｉｄｅ）構造がこれらの要求を満たす
ように思われている。ポリサイドは、伝導度が比較的高
いので、ＶＳＬＩデバイスの材料として選択されてきた
。しかし、デバイスのチャネル長さはサブミクロン（ｓ
ｕｂｍ １ｃｒｏｎ）領域へ依然として小さくなりつつ
あるので、ポリサイドの面積抵抗は一層大きな性能要件
を満たすように減少させることができない。
イド（ｐｏｌｙｃｉｄｅ）構造がこれらの要求を満たす
ように思われている。ポリサイドは、伝導度が比較的高
いので、ＶＳＬＩデバイスの材料として選択されてきた
。しかし、デバイスのチャネル長さはサブミクロン（ｓ
ｕｂｍ １ｃｒｏｎ）領域へ依然として小さくなりつつ
あるので、ポリサイドの面積抵抗は一層大きな性能要件
を満たすように減少させることができない。
純粋耐熱金属のゲート連携部は、耐熱金属がポリシリコ
ン及び珪化物に比較して非常に低い固有抵抗を有する重
要な利点があるので、依然として魅力的であるように見
える。しかし、それは処理中に曝される高温酸化に耐え
ることができない。
ン及び珪化物に比較して非常に低い固有抵抗を有する重
要な利点があるので、依然として魅力的であるように見
える。しかし、それは処理中に曝される高温酸化に耐え
ることができない。
更に、処理中にウェーハを清浄にするのに用いられてい
る幾つかの化学的薬品に対し、殆どの耐熱金属は耐薬性
を持たない。
る幾つかの化学的薬品に対し、殆どの耐熱金属は耐薬性
を持たない。
アバ−ナシ−（＾ｂｅｒｎａｔｈｙ）その他による米国
特許第４，７５５，４７８号明細書には、低い面積抵抗
を有する平坦化ゲート￥ｆＩＮ体を製造する方法が記載
されており、その方法は模様状ポリシリコン層の一番上
にゲートマスクを付着させることを含んでいる。次に絶
縁層を平坦化してゲートマスクの上表面を露出させ、次
にそれを食刻してポリシリコン層を露出させ、導電性材
料、主に耐熱金属を成長させて金属帯ポリシリコンゲー
ト電極を与えている。
特許第４，７５５，４７８号明細書には、低い面積抵抗
を有する平坦化ゲート￥ｆＩＮ体を製造する方法が記載
されており、その方法は模様状ポリシリコン層の一番上
にゲートマスクを付着させることを含んでいる。次に絶
縁層を平坦化してゲートマスクの上表面を露出させ、次
にそれを食刻してポリシリコン層を露出させ、導電性材
料、主に耐熱金属を成長させて金属帯ポリシリコンゲー
ト電極を与えている。
用淵による米国特許第４，５１４，２３３号明ｍ書には
、ゲート電極の抵抗を小さくする方法で、窒化珪素フィ
ルムを形成し、その窒化珪素をマスクとして用い、ソー
ス及びドレイン領域をドープし、窒化珪素を除去してゲ
ート電極を露出させ、最終的アルミニウム導線接続用と
する諸工程を含めた方法が記載されている。
、ゲート電極の抵抗を小さくする方法で、窒化珪素フィ
ルムを形成し、その窒化珪素をマスクとして用い、ソー
ス及びドレイン領域をドープし、窒化珪素を除去してゲ
ート電極を露出させ、最終的アルミニウム導線接続用と
する諸工程を含めた方法が記載されている。
性向による米国特許第４，６１８，４０１号明＃ｌｌ書
には、ソース及びドレイン領域上と同様、ゲート電極上
に導電性材料のフィルムが形成される方法が記載されて
いる。
には、ソース及びドレイン領域上と同様、ゲート電極上
に導電性材料のフィルムが形成される方法が記載されて
いる。
エルキンス（Ｅｌｋｉｎｓ）その他による米国特許第４
．６７８，８６７号明細書には、平坦化のためスピン・
オン・グラス（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ＞の層を用
いて金属層の上に誘電体材料の第−層を適用し、電極路
を定める前にその第一誘電体層の上に第二誘電体層を適
用する方法が記載されている。
．６７８，８６７号明細書には、平坦化のためスピン・
オン・グラス（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ＞の層を用
いて金属層の上に誘電体材料の第−層を適用し、電極路
を定める前にその第一誘電体層の上に第二誘電体層を適
用する方法が記載されている。
ウエルヒ（Ｗｅｌｃｈ）その他による米国特許第４．７
５３，７０９号明細書には、食刻停止材として働く珪化
物フィルムを用いて、どのポリシリコン層も全く食刻す
ることなく、異なった深さの接触路を食刻する方法が記
載されている。
５３，７０９号明細書には、食刻停止材として働く珪化
物フィルムを用いて、どのポリシリコン層も全く食刻す
ることなく、異なった深さの接触路を食刻する方法が記
載されている。
ローチエ（Ｒｏｃｈｅ＞その他による米国特許第４．７
８０，４２９号明細書には、複合体ゲート電極を形成す
ることなく、金属球ｆヒ物の第−層Ｇこよりゲート電極
を形成し、次にソース及びドレイン電極としてｍいちれ
る金属珪化物の第二層を形成する方法が記載されている
。
８０，４２９号明細書には、複合体ゲート電極を形成す
ることなく、金属球ｆヒ物の第−層Ｇこよりゲート電極
を形成し、次にソース及びドレイン電極としてｍいちれ
る金属珪化物の第二層を形成する方法が記載されている
。
本発明は、ポリシリコン層と金属層とからなるゲート連
携部を製造するためのマイクロ製造法番こ関する。本発
明は、金属とその下のポリシミ１３フ層との間の酸化及
び珪化を避けるため、全ての熱的処理が完了した後、金
属層を付着させる方法を与える。このようにして、ゲー
ト連携部の下層であるポリシリコンは慣用的ゲートの電
気的性質を維持することができる。ポリシリコン層の上
（こ置かれた純粋金属は、ゲート連゛携部のための低抵
抗路を与える。
携部を製造するためのマイクロ製造法番こ関する。本発
明は、金属とその下のポリシミ１３フ層との間の酸化及
び珪化を避けるため、全ての熱的処理が完了した後、金
属層を付着させる方法を与える。このようにして、ゲー
ト連携部の下層であるポリシリコンは慣用的ゲートの電
気的性質を維持することができる。ポリシリコン層の上
（こ置かれた純粋金属は、ゲート連゛携部のための低抵
抗路を与える。
本発明を一層明確に理解できるようにするため、付図を
参照して一層詳細に記述する。
参照して一層詳細に記述する。
第１図は、珪素基体（５）上に製造された典型的なデバ
イスの構造を例示している。−例として、ＮＭＯ３集積
回路の場合には、基体は１〜２０Ωｃ＋ｎの固有抵抗を
有するｐ−珪素にすることができる。
イスの構造を例示している。−例として、ＮＭＯ３集積
回路の場合には、基体は１〜２０Ωｃ＋ｎの固有抵抗を
有するｐ−珪素にすることができる。
典型的なＣＭＯ８出発構造は、ｎ−基体上にｐ−珪素又
はρ−エピタキシャル層をもつものにすることができる
。
はρ−エピタキシャル層をもつものにすることができる
。
最初に、フィールド（ｆｉｅｌｄ）酸化物の縁の下に低
い欠陥密度を有する凹型隔ｉＩ！構造部（１）を、局部
的熱的酸化により基体（５）上に形成する。次に低圧化
学的蒸着（ＬＰＣＶＤ）によりポリシリコンを３５０〜
５００ ｎ ｍの厚さに付着させ、ＰＯＣＩ、拡散又は
イオンインプランテーションによりドープする。ゲート
連携部（３）を定めるためリトグラフ及びポリシリコン
食刻を行なった後、僅かなインプランテーション及び酸
化物側壁隔離体形成部（４・）を形成し、僅かにドープ
したドレイン（Ｌ Ｄ Ｄ ）［造を設定する。この構
造は、例えば、ボーｌしＪ。
い欠陥密度を有する凹型隔ｉＩ！構造部（１）を、局部
的熱的酸化により基体（５）上に形成する。次に低圧化
学的蒸着（ＬＰＣＶＤ）によりポリシリコンを３５０〜
５００ ｎ ｍの厚さに付着させ、ＰＯＣＩ、拡散又は
イオンインプランテーションによりドープする。ゲート
連携部（３）を定めるためリトグラフ及びポリシリコン
食刻を行なった後、僅かなインプランテーション及び酸
化物側壁隔離体形成部（４・）を形成し、僅かにドープ
したドレイン（Ｌ Ｄ Ｄ ）［造を設定する。この構
造は、例えば、ボーｌしＪ。
ツァング（Ｐａｕｌ Ｊ、 Ｔｓａｎｇ）による「酸化
物側壁隔離体製法技術を用いた高性能ＬＤＤＦＥＴの製
造ｊ”Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｈｉｇｈ Ｐｅ
ｒｆｏｒｍａｎｃｅ ＬＤＤＦＥＴ’５ｗ１ｔｈ ０ｘ
ｉｄｅ Ｓｉｄｅｗａｌｌ−Ｓｐａｃｅｒ Ｔｅｃｈｎ
ｏｌｏｇｙ 、 ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ、 Ｖｏｌ、 ２
９． Ｎｏ。
物側壁隔離体製法技術を用いた高性能ＬＤＤＦＥＴの製
造ｊ”Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｈｉｇｈ Ｐｅ
ｒｆｏｒｍａｎｃｅ ＬＤＤＦＥＴ’５ｗ１ｔｈ ０ｘ
ｉｄｅ Ｓｉｄｅｗａｌｌ−Ｓｐａｃｅｒ Ｔｅｃｈｎ
ｏｌｏｇｙ 、 ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ、 Ｖｏｌ、 ２
９． Ｎｏ。
４ ＾ｐｒｉｌ １９８２．に記載されている方法番こ
従って形成することができる。、僅かなインプランテー
ションはＮＭｏ５のみ又はＮＭｏ９とＰＭＯ３の両方に
適用することができる。隔離体（よＣＶＤ酸化物蒸着に
続き、反応性イオン食刻（ＲＩＥ）を行うことによって
形成され、その食刻法番よ高度の食刻異方性を有し、ポ
リシリコンゲート連携部の縁の角の酸化物を保存する。
従って形成することができる。、僅かなインプランテー
ションはＮＭｏ５のみ又はＮＭｏ９とＰＭＯ３の両方に
適用することができる。隔離体（よＣＶＤ酸化物蒸着に
続き、反応性イオン食刻（ＲＩＥ）を行うことによって
形成され、その食刻法番よ高度の食刻異方性を有し、ポ
リシリコンゲート連携部の縁の角の酸化物を保存する。
ソース及びドレイン（２）は僅かなインプランテーショ
ンにより形成され、夫々広（（ｂｅａｖｙ）、ゲートと
ソース／ドレインとの間に最適値を有するオーパーラ・
１プキヤノ〈シタンスを有するように、ゲートに対して
自己配列されている。
ンにより形成され、夫々広（（ｂｅａｖｙ）、ゲートと
ソース／ドレインとの間に最適値を有するオーパーラ・
１プキヤノ〈シタンスを有するように、ゲートに対して
自己配列されている。
次に第２図に関し、ソース及びドレイン（２）を形成し
た後、平坦化誘電体層（６）を基体の上番こ１１着させ
る。この平坦化誘電体層は、ＣＶＤＭ化物層の上の、良
好な平面特性を有するスピン・オングラス（ｓｐｉｎ−
ｏｎ−ｇｌａｓｓ）（Ｓ ＯＧ ）引こすることができ
る。この平坦化層を形成する別の方法は、厚いＣＶＤ層
の上にホＩ・レジスト層を被覆し、その層を適当な慣用
的食刻法で反応性イオン食刻により食刻して戻す方法で
ある。この方法は「エッチバック平坦化（ｅｔｃｈｂａ
ｃｋ ｐｌａｎａｒｉｚａｔｉｏｎ） Ｊ法として知ら
れている。
た後、平坦化誘電体層（６）を基体の上番こ１１着させ
る。この平坦化誘電体層は、ＣＶＤＭ化物層の上の、良
好な平面特性を有するスピン・オングラス（ｓｐｉｎ−
ｏｎ−ｇｌａｓｓ）（Ｓ ＯＧ ）引こすることができ
る。この平坦化層を形成する別の方法は、厚いＣＶＤ層
の上にホＩ・レジスト層を被覆し、その層を適当な慣用
的食刻法で反応性イオン食刻により食刻して戻す方法で
ある。この方法は「エッチバック平坦化（ｅｔｃｈｂａ
ｃｋ ｐｌａｎａｒｉｚａｔｉｏｎ） Ｊ法として知ら
れている。
第３図に例示した如く、平坦化Ｎ（６）を食刻して、ポ
リシリコンゲート連携部（３）の厚さと同じ厚さまで戻
す。この工程の目的は、ポリシリコンゲート連携部をそ
の構造体の表面に露出させることである。
リシリコンゲート連携部（３）の厚さと同じ厚さまで戻
す。この工程の目的は、ポリシリコンゲート連携部をそ
の構造体の表面に露出させることである。
次に第４図に関し、ポリシリコンゲート連携部（３）を
予め決定された厚さまで食刻して、ポリシリコン連携部
の上に溝を形成する。この溝の形成は次の工程で金属を
充填するための準備である。
予め決定された厚さまで食刻して、ポリシリコン連携部
の上に溝を形成する。この溝の形成は次の工程で金属を
充填するための準備である。
第５図に例示する如く、第４図の溝にポリシリコンゲー
ト連携部に接触する金属（７）を満たし、金属・ポリシ
リコン二重層ゲート連携部を形成する。金属の充填は、
幾つかの接触路充填法のいずれかにより行うことができ
る。酸化物よりもポリシリコンへ金属を付着させること
ができる選択的化学的蒸着法を用いてもよい。別法とし
て、先ず化学的蒸着によりウェーハ上にブランケット金
属を付着させ、段差を覆って非常に均一なフィルムを形
成し、次にプラズマ食刻によりその金属を食刻して戻し
、残留金属で満たされた溝を得るようなエッチバック法
を用いてもよい。金属の抵抗は非常に低いので、この二
重層ゲートは、殆どのポリサイド（ｐｏｌｙｃｉｄｅ）
（ポリシリコン・珪化物）又はサリサイド（ｓａｌｉｃ
ｉｄｅ）（自己配列珪化物“ｓｅｌｆａｌｉｇｎｅｄ−
ｓｉｌｉｃｉｄｅ”）ゲートよりも低い面積抵抗を有す
る。例えば、１０Ωｅ１ｍの固有抵抗を有する３００ｎ
ｍ厚さのＣＶＤタングステン層では、面積抵抗は０．４
Ω／スクエアーへ容易に減少させることがで・きるのに
対し、チタンサリサ・イドでは】〜２Ω／スクエアーで
あり、タングステンポリサイドでは２〜３Ω／スクエア
ーである。従って、二重層ゲートの金属層は、非常に低
い抵抗の電流路として働き、ＭＯＳトランジスタの電気
的性質がポリシリコン下層により依然として保持される
。
ト連携部に接触する金属（７）を満たし、金属・ポリシ
リコン二重層ゲート連携部を形成する。金属の充填は、
幾つかの接触路充填法のいずれかにより行うことができ
る。酸化物よりもポリシリコンへ金属を付着させること
ができる選択的化学的蒸着法を用いてもよい。別法とし
て、先ず化学的蒸着によりウェーハ上にブランケット金
属を付着させ、段差を覆って非常に均一なフィルムを形
成し、次にプラズマ食刻によりその金属を食刻して戻し
、残留金属で満たされた溝を得るようなエッチバック法
を用いてもよい。金属の抵抗は非常に低いので、この二
重層ゲートは、殆どのポリサイド（ｐｏｌｙｃｉｄｅ）
（ポリシリコン・珪化物）又はサリサイド（ｓａｌｉｃ
ｉｄｅ）（自己配列珪化物“ｓｅｌｆａｌｉｇｎｅｄ−
ｓｉｌｉｃｉｄｅ”）ゲートよりも低い面積抵抗を有す
る。例えば、１０Ωｅ１ｍの固有抵抗を有する３００ｎ
ｍ厚さのＣＶＤタングステン層では、面積抵抗は０．４
Ω／スクエアーへ容易に減少させることがで・きるのに
対し、チタンサリサ・イドでは】〜２Ω／スクエアーで
あり、タングステンポリサイドでは２〜３Ω／スクエア
ーである。従って、二重層ゲートの金属層は、非常に低
い抵抗の電流路として働き、ＭＯＳトランジスタの電気
的性質がポリシリコン下層により依然として保持される
。
第６図に関し、誘電体層（８）をウェーハの上に付着さ
せ、ゲート連携部を隔離する。この構造は金属充填Ｔ程
後既に平らにされているので、平坦化のための高温処理
は不必要である。
せ、ゲート連携部を隔離する。この構造は金属充填Ｔ程
後既に平らにされているので、平坦化のための高温処理
は不必要である。
本発明は、米国特許第４，５１４，２３３号の方法の処
理工程を用いる必要はない、米国特許第４，６１６，４
０１号には、金属再充填の為だけにポリシリコンゲート
溝を形成する工程を含む方法は記載されておらず、この
文献はゲート電極を平坦化することも行なっていない。
理工程を用いる必要はない、米国特許第４，６１６，４
０１号には、金属再充填の為だけにポリシリコンゲート
溝を形成する工程を含む方法は記載されておらず、この
文献はゲート電極を平坦化することも行なっていない。
米国特許第４，６７６．８６７号は、本発明のように、
複合ゲート構造を用いてゲート電極の面積抵抗を減少さ
せることは行なっていない。
複合ゲート構造を用いてゲート電極の面積抵抗を減少さ
せることは行なっていない。
本発明は、方法工程で区別されるものであり、米国特許
第４，７０３，７０９号の問題とは異なった問題の解決
に関する。米国特許第４，７８０，４２９号には、本発
明のように複合ゲート電極を形成することは記載されて
いない。
第４，７０３，７０９号の問題とは異なった問題の解決
に関する。米国特許第４，７８０，４２９号には、本発
明のように複合ゲート電極を形成することは記載されて
いない。
本発明は、米国特許第４，７５５，４７８号の方法より
も簡単な方法に関する。なぜなら本発明は、ゲートマス
クを形成し、除去する工程を必要とせず、その特許の方
法とは対照的に、本発明では平坦化された誘電体層がス
ピン・オン・グラス工程又はホトレジストを用いたエッ
チバック工程により付着されているからである。
も簡単な方法に関する。なぜなら本発明は、ゲートマス
クを形成し、除去する工程を必要とせず、その特許の方
法とは対照的に、本発明では平坦化された誘電体層がス
ピン・オン・グラス工程又はホトレジストを用いたエッ
チバック工程により付着されているからである。
本発明を、一つの態様に関連して記述し、開示してきた
が、変更及び修正を行えることは明らがであろう。従っ
て、本発明の本質及び範囲に入るそのような変更及び修
正は特許請求の範囲に含まれるものである。
が、変更及び修正を行えることは明らがであろう。従っ
て、本発明の本質及び範囲に入るそのような変更及び修
正は特許請求の範囲に含まれるものである。
第１図は、門型隔離部構造を有する接合形成後の典型的
なデバイスの構造を例示する図である。 第２図〜第６図は、本発明による金属・ポリシリコン二
重層ゲート連携部構造を作るための好ましい処理工程を
連続的に示す概略的断面図である。 １−凹型隔離部、 ２−ソース及びドレイン、３−ゲ
ート連携部、 ４−側壁隔離体形成部、５−基体、
６−平坦化誘電体層、７−金属、 ８−
誘電体層。
なデバイスの構造を例示する図である。 第２図〜第６図は、本発明による金属・ポリシリコン二
重層ゲート連携部構造を作るための好ましい処理工程を
連続的に示す概略的断面図である。 １−凹型隔離部、 ２−ソース及びドレイン、３−ゲ
ート連携部、 ４−側壁隔離体形成部、５−基体、
６−平坦化誘電体層、７−金属、 ８−
誘電体層。
Claims (6)
- （１）基体上に二重層ゲート連携部を形成する方法にお
いて、 （ｉ）基体上に凹型隔離構造部を形成し、 （ｉｉ）前記基体上にポリシリコンゲート連携部層を形
成し、 （ｉｉｉ）前記基体上にソース及びドレイン領域を形成
し、 （ｉｖ）前記ゲート連携部及び前記ソース・ドレイン領
域上に平坦化誘電体層を付着させ、（ｖ）前記平坦化誘
電体層を食刻してポリシリコンゲート連携部層の露出最
上表面の所まで戻し、 （ｖｉ）前記ポリシリコンゲート連携部を部分的に食刻
して溝を形成し、そして （ｖｉｉ）前記溝に、前記ポリシリコンゲート連携部層
と接触する金属ゲート連携部層を満たして二重層ゲート
連携部を形成させる、 ことからなる二重層ゲート連携部形成方法。 - （２）スピン・オン・グラス被覆によって平坦化誘電体
層を付着させる請求項１に記載の二重層ゲート連携部形
成方法。 - （３）ホトレジストを用いた食刻により戻して、付着平
坦化誘電体層を形成する請求項１に記載の二重層ゲート
連携部形成方法。 - （４）選択的化学的蒸着により溝中に金属ゲート連携部
層を満たす請求項１に記載の二重層ゲート連携部の形成
方法。 - （５）ブランケット化学的蒸着後、食刻して戻すことに
より、溝中に満たされた金属ゲート連携部層を形成する
請求項１に記載の二重層ゲート連携部形成方法。 - （６）金属ゲート連携部が、タングステン（Ｗ）、チタ
ン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ク
ロム（Ｃｒ）、白金（Ｐｔ）及びアルミニウム（Ａｌ）
からなる群から選択された材料から作られている請求項
１に記載の二重層ゲート連携部形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US347359 | 1989-05-04 | ||
| US07/347,359 US4908332A (en) | 1989-05-04 | 1989-05-04 | Process for making metal-polysilicon double-layered gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362970A true JPH0362970A (ja) | 1991-03-19 |
| JP2697797B2 JP2697797B2 (ja) | 1998-01-14 |
Family
ID=23363376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091319A Expired - Lifetime JP2697797B2 (ja) | 1989-05-04 | 1990-04-05 | 金属・ポリシリコン二重層ゲートの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4908332A (ja) |
| JP (1) | JP2697797B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE122176T1 (de) * | 1990-05-31 | 1995-05-15 | Canon Kk | Verfahren zur herstellung einer halbleiteranordnung mit gatestruktur. |
| US5077236A (en) * | 1990-07-02 | 1991-12-31 | Samsung Electronics Co., Ltd. | Method of making a pattern of tungsten interconnection |
| US5633196A (en) * | 1994-05-31 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Method of forming a barrier and landing pad structure in an integrated circuit |
| US5945738A (en) * | 1994-05-31 | 1999-08-31 | Stmicroelectronics, Inc. | Dual landing pad structure in an integrated circuit |
| US5702979A (en) * | 1994-05-31 | 1997-12-30 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| US5956615A (en) * | 1994-05-31 | 1999-09-21 | Stmicroelectronics, Inc. | Method of forming a metal contact to landing pad structure in an integrated circuit |
| US5705427A (en) * | 1994-12-22 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| JP4156044B2 (ja) * | 1994-12-22 | 2008-09-24 | エスティーマイクロエレクトロニクス，インコーポレイテッド | 集積回路におけるランディングパッド構成体の製造方法 |
| US6060387A (en) * | 1995-11-20 | 2000-05-09 | Compaq Computer Corporation | Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions |
| US5719071A (en) * | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
| US6448631B2 (en) * | 1998-09-23 | 2002-09-10 | Artisan Components, Inc. | Cell architecture with local interconnect and method for making same |
| US6579784B1 (en) | 1999-10-18 | 2003-06-17 | Taiwan Semiconductor Manufacturing Company | Method for forming a metal gate integrated with a source and drain salicide process with oxynitride spacers |
| WO2004107450A1 (ja) * | 2003-05-30 | 2004-12-09 | Fujitsu Limited | 半導体装置と半導体装置の製造方法 |
| KR100506823B1 (ko) * | 2003-11-24 | 2005-08-10 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US6927117B2 (en) * | 2003-12-02 | 2005-08-09 | International Business Machines Corporation | Method for integration of silicide contacts and silicide gate metals |
| US7956387B2 (en) * | 2006-09-08 | 2011-06-07 | Qimonda Ag | Transistor and memory cell array |
| US9245955B2 (en) * | 2013-06-28 | 2016-01-26 | Stmicroelectronics, Inc. | Embedded shape SiGe for strained channel transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755478A (en) * | 1987-08-13 | 1988-07-05 | International Business Machines Corporation | Method of forming metal-strapped polysilicon gate electrode for FET device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941870A (ja) * | 1982-08-25 | 1984-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS615580A (ja) * | 1984-06-19 | 1986-01-11 | Toshiba Corp | 半導体装置の製造方法 |
| FR2568723B1 (fr) * | 1984-08-03 | 1987-06-05 | Commissariat Energie Atomique | Circuit integre notamment de type mos et son procede de fabrication |
-
1989
- 1989-05-04 US US07/347,359 patent/US4908332A/en not_active Expired - Lifetime
-
1990
- 1990-04-05 JP JP2091319A patent/JP2697797B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755478A (en) * | 1987-08-13 | 1988-07-05 | International Business Machines Corporation | Method of forming metal-strapped polysilicon gate electrode for FET device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4908332A (en) | 1990-03-13 |
| JP2697797B2 (ja) | 1998-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5260233A (en) | Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding | |
| US5747379A (en) | Method of fabricating seamless tungsten plug employing tungsten redeposition and etch back | |
| US7429507B2 (en) | Semiconductor device having both memory and logic circuit and its manufacture | |
| KR100187870B1 (ko) | 반도체 구조물 및 그 제조 방법 | |
| JP3860672B2 (ja) | トランジスタの製造方法およびその製造方法によって製造されたトランジスタ | |
| US7329953B2 (en) | Structure for reducing leakage currents and high contact resistance for embedded memory and method for making same | |
| US5436188A (en) | Dram cell process having elk horn shaped capacitor | |
| JPH0362970A (ja) | 金属・ポリシリコン二重層ゲートの形成方法 | |
| KR100360396B1 (ko) | 반도체소자의 콘택 구조체 형성방법 | |
| JPH06216344A (ja) | メモリ・デバイス | |
| KR20010102168A (ko) | 반도체 장치 제조 방법 | |
| US20020132459A1 (en) | Method for making an access transistor | |
| JP3102405B2 (ja) | 半導体装置の製造方法 | |
| JP3036456B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US5479041A (en) | Non-trenched buried contact for VLSI devices | |
| US5580806A (en) | Method of fabricating a buried contact structure for SRAM | |
| JP2668089B2 (ja) | 半導体集積回路とその集積回路において傾斜した側壁を設けるための方法 | |
| US6313510B1 (en) | Integrated circuits including metal silicide contacts extending between a gate electrode and a source/drain region | |
| JP2003045968A (ja) | 半導体素子のコンタクト形成方法及びそれにより製造された半導体メモリ素子 | |
| US20010052648A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6083827A (en) | Method for fabricating local interconnect | |
| JPH07193024A (ja) | 半導体装置およびその製造方法 | |
| US6727168B2 (en) | Method of forming local interconnects | |
| US6380596B1 (en) | Method of forming a local interconnect, method of fabricating integrated circuitry comprising an sram cell having a local interconnect and having circuitry peripheral to the sram cell, and method of forming contact plugs | |
| US6882017B2 (en) | Field effect transistors and integrated circuitry |