JPH0363207B2 - - Google Patents
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- JPH0363207B2 JPH0363207B2 JP57073524A JP7352482A JPH0363207B2 JP H0363207 B2 JPH0363207 B2 JP H0363207B2 JP 57073524 A JP57073524 A JP 57073524A JP 7352482 A JP7352482 A JP 7352482A JP H0363207 B2 JPH0363207 B2 JP H0363207B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- hole
- oxide layer
- wafer
- silicon oxide
- Prior art date
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- Expired - Lifetime
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/501—Marks applied to devices, e.g. for alignment or identification for use before dicing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路を製造する為のリング
ラフイ技術に関するものであつて、更に詳細に
は、電子ビーム直接描画方式に於ける合せマーク
及び電子ビーム直接描画方式によつて見ることが
でき且つ識別可能な合せマークを半導体ウエハ上
に製造する方法に関するものである。
ラフイ技術に関するものであつて、更に詳細に
は、電子ビーム直接描画方式に於ける合せマーク
及び電子ビーム直接描画方式によつて見ることが
でき且つ識別可能な合せマークを半導体ウエハ上
に製造する方法に関するものである。
半導体業界に於いて超LSI技術の出現と共に、
1μｍ以下の最小の線幅でレジスト被覆したシリ
コンウエハ上に清浄で正確な露光を行なうことの
可能なリソグラフイ技術が必要とされるようにな
つてきた。
1μｍ以下の最小の線幅でレジスト被覆したシリ
コンウエハ上に清浄で正確な露光を行なうことの
可能なリソグラフイ技術が必要とされるようにな
つてきた。
現在のところ、超LSI設計者は種々のリソグラ
フイ技術を使用することが可能である。例えば、
密着方式、プロキシミテイ方式、１対１光投影方
式、ステツプ・アンド・リピート縮小投影方式、
Ｘ線方式、及び電子ビーム方式等がある。これら
の内で密着方式及びプロキシミテイ方式がリソグ
ラフイ技術の中で最も古いタイプのものである。
密着方式に於いては、まず、エマルジヨン乃至は
クロム膜パターンを有するガラス膜をレジスト被
覆した半導体ウエハ上の基準点（合せマーク）と
整合させる。次いで、該マスクはウエハ上に直接
圧接させて、紫外光に露光させる。一方、プロキ
シミテイ方式に於いては、マスクとウエハとの間
に数μｍの間隙を構成させる。
フイ技術を使用することが可能である。例えば、
密着方式、プロキシミテイ方式、１対１光投影方
式、ステツプ・アンド・リピート縮小投影方式、
Ｘ線方式、及び電子ビーム方式等がある。これら
の内で密着方式及びプロキシミテイ方式がリソグ
ラフイ技術の中で最も古いタイプのものである。
密着方式に於いては、まず、エマルジヨン乃至は
クロム膜パターンを有するガラス膜をレジスト被
覆した半導体ウエハ上の基準点（合せマーク）と
整合させる。次いで、該マスクはウエハ上に直接
圧接させて、紫外光に露光させる。一方、プロキ
シミテイ方式に於いては、マスクとウエハとの間
に数μｍの間隙を構成させる。
密着方式に於ける解像度は使用する紫外光の波
長にのみ制限を受けるので、この技術を使用して
1μｍの線を容易に描画させることが可能である。
プロキシミテイ方式は、マスクとウエハとの間の
間隙の大きさに応じて多少解像度が低下したもの
となる。しかしながら、マスクとウエハとが接触
することによつてマスクが損傷されたりウエハが
汚染されたりすることにより、これら密着方式及
びプロキシミテイ方式に於けるチツプの歩留は極
めて低いものである。このように歩留が極めて悪
いということから、これらの技術は次第に消え去
りつつある。
長にのみ制限を受けるので、この技術を使用して
1μｍの線を容易に描画させることが可能である。
プロキシミテイ方式は、マスクとウエハとの間の
間隙の大きさに応じて多少解像度が低下したもの
となる。しかしながら、マスクとウエハとが接触
することによつてマスクが損傷されたりウエハが
汚染されたりすることにより、これら密着方式及
びプロキシミテイ方式に於けるチツプの歩留は極
めて低いものである。このように歩留が極めて悪
いということから、これらの技術は次第に消え去
りつつある。
光投影方式は２つのタイプに分類することが可
能である。１対１反射光投影方式に於いては、複
合反射レンズ系でマスクを使用してマスクと同じ
寸法の像をウエハ上に投影するものである。この
場合にはウエハに接触しないので、ウエハを損傷
することがなく、マスクをクロムの様な硬質の物
質で作成することが可能である。従つて、１対１
光投影方式に於いては、極めて高い歩留を得るこ
とが可能であり、従つて密着方式及びプロキシミ
テイ方式に於ける主要な欠点を取除くことが可能
である。一方、１対１光投影方式に関連した主要
な問題点としては、ウエハが処理工程中に於いて
歪を受けた場合に、次々とマスクを使用して或る
層と次の層との間の整合を取ることを阻害し、従
つて歩留を減少させる結果となる。１対１光投影
方式に於ける別の欠点としては、線幅が約3μｍ
程度のものしか得られないということである。
能である。１対１反射光投影方式に於いては、複
合反射レンズ系でマスクを使用してマスクと同じ
寸法の像をウエハ上に投影するものである。この
場合にはウエハに接触しないので、ウエハを損傷
することがなく、マスクをクロムの様な硬質の物
質で作成することが可能である。従つて、１対１
光投影方式に於いては、極めて高い歩留を得るこ
とが可能であり、従つて密着方式及びプロキシミ
テイ方式に於ける主要な欠点を取除くことが可能
である。一方、１対１光投影方式に関連した主要
な問題点としては、ウエハが処理工程中に於いて
歪を受けた場合に、次々とマスクを使用して或る
層と次の層との間の整合を取ることを阻害し、従
つて歩留を減少させる結果となる。１対１光投影
方式に於ける別の欠点としては、線幅が約3μｍ
程度のものしか得られないということである。
１対１光投影方式の上述した如き欠点を解消す
る為に、より小さな投影面積を使用するステツ
プ・アンド・リピート縮小投影方式が提案されて
いる。通常、レテイクルとして知られるウエハパ
ターンの拡大部分を介して紫外光を透過させる。
レテイクルのパターンが縮小レンズを介してレジ
スト被覆したウエハの表面上に投影される。露光
を行なつた後に、別の露光を行なう為にレンズを
機械的にステツプ動作させて新しい位置に移動さ
せる。レテイクルの像が全ウエハ表面に渡つて投
影されるまでこの様な動作を繰返し行なう。ステ
ツプ・アンド・リピート方式に於いては、1.5μｍ
線幅を得ることが可能であるが、この方式は１対
１光投影方式と比較して著しく高価なものであ
る。また、ステツプ・アンド・リピート方式に於
いては、多数の露光工程を必要とするものである
から本質的にその生産高は低いものである。
る為に、より小さな投影面積を使用するステツ
プ・アンド・リピート縮小投影方式が提案されて
いる。通常、レテイクルとして知られるウエハパ
ターンの拡大部分を介して紫外光を透過させる。
レテイクルのパターンが縮小レンズを介してレジ
スト被覆したウエハの表面上に投影される。露光
を行なつた後に、別の露光を行なう為にレンズを
機械的にステツプ動作させて新しい位置に移動さ
せる。レテイクルの像が全ウエハ表面に渡つて投
影されるまでこの様な動作を繰返し行なう。ステ
ツプ・アンド・リピート方式に於いては、1.5μｍ
線幅を得ることが可能であるが、この方式は１対
１光投影方式と比較して著しく高価なものであ
る。また、ステツプ・アンド・リピート方式に於
いては、多数の露光工程を必要とするものである
から本質的にその生産高は低いものである。
Ｘ線リソグラフイは接触方式の一種であるが、
紫外光源の代りにＸ線源を使用するものである。
Ｘ線露光を行なう為に特に構成されたレジストを
使用する。Ｘ線リソグラフイに於いては0.5乃至
2μｍの線幅とすることが可能である。しかしな
がら、使用するマスクはＸ線に対し不透過性なも
のでなければならず、従つて金を付着させた２乃
至10μｍの厚さを有するシリコン、マイラ又はポ
リイミドの層を使用する。従つて、この場合のマ
スクは極めて破壊しやすいものである。Ｘ線リソ
グラフイ技術に関連したその他の問題としては、
処理したウエハに存在する凹凸によつて歪が発生
されるということと、マスク設計に於ける標準化
がなされていないということである。
紫外光源の代りにＸ線源を使用するものである。
Ｘ線露光を行なう為に特に構成されたレジストを
使用する。Ｘ線リソグラフイに於いては0.5乃至
2μｍの線幅とすることが可能である。しかしな
がら、使用するマスクはＸ線に対し不透過性なも
のでなければならず、従つて金を付着させた２乃
至10μｍの厚さを有するシリコン、マイラ又はポ
リイミドの層を使用する。従つて、この場合のマ
スクは極めて破壊しやすいものである。Ｘ線リソ
グラフイ技術に関連したその他の問題としては、
処理したウエハに存在する凹凸によつて歪が発生
されるということと、マスク設計に於ける標準化
がなされていないということである。
最近に至るまで、走査型電子ビームリソグラフ
イは、上述した各種の方式に於いて使用するマス
ク及びレテイクルを製造する為に主に使用されて
いた。しかしながら、超LSI設計基準がサブマイ
クロン（1μｍ以下）の領域に入つてくると、電
子ビームを使用してウエハ上に直接描画を行なう
ことがより一般的となつてきた。この技術に於い
ては、コンピユータ制御された電子ビームが極め
て高い解像度及び精度でもつてレジスト被覆した
半導体ウエハ上をパターン走査するものである。
イは、上述した各種の方式に於いて使用するマス
ク及びレテイクルを製造する為に主に使用されて
いた。しかしながら、超LSI設計基準がサブマイ
クロン（1μｍ以下）の領域に入つてくると、電
子ビームを使用してウエハ上に直接描画を行なう
ことがより一般的となつてきた。この技術に於い
ては、コンピユータ制御された電子ビームが極め
て高い解像度及び精度でもつてレジスト被覆した
半導体ウエハ上をパターン走査するものである。
この様な直接描画走査型電子ビーム方式に於い
ては３つの主要な利点があり、即ち、解像度が
0.2乃至1μｍであるということ、0.05μｍ内に於い
てパターンを合せることが可能であるというこ
と、及びウエハの歪に対し補正をすることが可能
であるということ、である。
ては３つの主要な利点があり、即ち、解像度が
0.2乃至1μｍであるということ、0.05μｍ内に於い
てパターンを合せることが可能であるというこ
と、及びウエハの歪に対し補正をすることが可能
であるということ、である。
電子ビーム直接描画方式を除いて、上述したリ
ソグラフイ方式の各々に於いては、光学マスクを
ウエハと整合させねばならない。即ち、マスクの
像をウエハと正確に整合（アライメント）させ、
露光によつて形成されるパターンが適切にウエハ
上に位置させねばならない。この為にマスク上に
形成されている基準マークをウエハ上に形成され
ている合せマーク（アライメントマーク）と整合
させねばならない。この様な整合動作は主動作に
よつて行なうことも可能であるが、一方、レンズ
透過式技術を使用して自動的に行なうことも可能
である。
ソグラフイ方式の各々に於いては、光学マスクを
ウエハと整合させねばならない。即ち、マスクの
像をウエハと正確に整合（アライメント）させ、
露光によつて形成されるパターンが適切にウエハ
上に位置させねばならない。この為にマスク上に
形成されている基準マークをウエハ上に形成され
ている合せマーク（アライメントマーク）と整合
させねばならない。この様な整合動作は主動作に
よつて行なうことも可能であるが、一方、レンズ
透過式技術を使用して自動的に行なうことも可能
である。
電子ビーム描画方式に於いては、マスクパター
ンは、本方式のソフトウエア内に組込まれている
データによつて表わされる。本方式を使用してマ
スクをパターン形成する場合には、最初の状態に
於いては何も無いプレート上にパターンを形成す
るのであるから合せマークは必要ではない。次い
で、その結果得られるマスクはその下方に存在す
るウエハと適切に整合されねばならない。しかし
ながら、本方式を使用してウエハ上に直接パター
ンを描画する場合には、それは最初にウエハ上に
存在するダイパターンと整合されねばならない。
ンは、本方式のソフトウエア内に組込まれている
データによつて表わされる。本方式を使用してマ
スクをパターン形成する場合には、最初の状態に
於いては何も無いプレート上にパターンを形成す
るのであるから合せマークは必要ではない。次い
で、その結果得られるマスクはその下方に存在す
るウエハと適切に整合されねばならない。しかし
ながら、本方式を使用してウエハ上に直接パター
ンを描画する場合には、それは最初にウエハ上に
存在するダイパターンと整合されねばならない。
この様な整合を得る為に、電子ビーム方式では
低エネルギ走査を行なつて、ウエハ上に形成され
ている合せマークの位置を決定する。この場合
に、電子ビーム描画方式は合せマークの特徴を表
わす特定の波形パターンを識別することによつて
合せマークの位置を画定する様にプログラム化さ
れている。回転方向又はその他のアライメント調
整を行なう為に多数のマークを使用することが可
能である。電子ビーム方式が合せマークの位置を
認識し、ウエハとの整合を行なつた後に、本方式
はそのソフトウエア命令の組に従つて高エネルギ
走査を行ないウエハのパターン形成を行なう。
低エネルギ走査を行なつて、ウエハ上に形成され
ている合せマークの位置を決定する。この場合
に、電子ビーム描画方式は合せマークの特徴を表
わす特定の波形パターンを識別することによつて
合せマークの位置を画定する様にプログラム化さ
れている。回転方向又はその他のアライメント調
整を行なう為に多数のマークを使用することが可
能である。電子ビーム方式が合せマークの位置を
認識し、ウエハとの整合を行なつた後に、本方式
はそのソフトウエア命令の組に従つて高エネルギ
走査を行ないウエハのパターン形成を行なう。
この様な合せマークの端部は、本方式をサブマ
イクロンの線幅を形成するのに必要とされる極め
て高い精度でもつて整合を行なうことを可能とす
る為に電子ビーム方式へ明確で高解像度の像を提
供するものでなければならない。更に、上述した
如く、電子ビーム方式は当該方式のソフトウエア
内に決められている特定の合せマークを識別可能
なものでなければならない。
イクロンの線幅を形成するのに必要とされる極め
て高い精度でもつて整合を行なうことを可能とす
る為に電子ビーム方式へ明確で高解像度の像を提
供するものでなければならない。更に、上述した
如く、電子ビーム方式は当該方式のソフトウエア
内に決められている特定の合せマークを識別可能
なものでなければならない。
電子ビーム直接描画方式に於いて使用されてい
る合せマークの１タイプのものは、特定の形状
（通常、正方形又は矩形）を有する凹所であつて、
ウエハの表面に刻設され且つ急峻に傾斜した側壁
を有するものである。電子ビーム方式によつてウ
エハが真上から走査されるものであるから、急峻
に傾斜した側壁の場合には合せマークの端部にあ
る程度の幅を与えることになり垂直の側壁よりも
好ましいものである。しかしながら、傾斜した側
壁を使用することは解像度を犠牲にすることとな
る。
る合せマークの１タイプのものは、特定の形状
（通常、正方形又は矩形）を有する凹所であつて、
ウエハの表面に刻設され且つ急峻に傾斜した側壁
を有するものである。電子ビーム方式によつてウ
エハが真上から走査されるものであるから、急峻
に傾斜した側壁の場合には合せマークの端部にあ
る程度の幅を与えることになり垂直の側壁よりも
好ましいものである。しかしながら、傾斜した側
壁を使用することは解像度を犠牲にすることとな
る。
本発明は以上の点に鑑みなされたものであつ
て、電子ビーム直接描画方式に於いて使用される
半導体物質からなるウエハに形成した高解像度の
合せマーク及びその様なマークの製造方法を提供
することを目的とする。本発明方法に拠れば、半
導体ウエハの表面上に酸化シリコン層を形成す
る。次いで、酸化シリコン層上に窒化シリコン層
を形成する。次いで、窒化シリコン層に開口をエ
ツチング形成して、酸化シリコン層の表面の１部
を露出させる。この様にして露出された酸化シリ
コン層の表面部分をエツチングして、酸化シリコ
ン層内に孔を形成する。酸化シリコン層内に形成
するこの孔は、その孔の周辺周りに片持梁状に窒
化シリコンの突出部が形成される様に窒化シリコ
ン層の下方に存在する酸化シリコンをアンダーカ
ツトして形成する。最後に、窒化シリコン層上に
アルミニウムを付着形成させる。本発明の好適実
施例に於いては、窒化シリコン突出部の端部と孔
内に付着形成されたアルミニウムとの間に連続し
た間隙が存在する様にアルミニウムを窒化シリコ
ン層上と孔内に付着形成させるものである。
て、電子ビーム直接描画方式に於いて使用される
半導体物質からなるウエハに形成した高解像度の
合せマーク及びその様なマークの製造方法を提供
することを目的とする。本発明方法に拠れば、半
導体ウエハの表面上に酸化シリコン層を形成す
る。次いで、酸化シリコン層上に窒化シリコン層
を形成する。次いで、窒化シリコン層に開口をエ
ツチング形成して、酸化シリコン層の表面の１部
を露出させる。この様にして露出された酸化シリ
コン層の表面部分をエツチングして、酸化シリコ
ン層内に孔を形成する。酸化シリコン層内に形成
するこの孔は、その孔の周辺周りに片持梁状に窒
化シリコンの突出部が形成される様に窒化シリコ
ン層の下方に存在する酸化シリコンをアンダーカ
ツトして形成する。最後に、窒化シリコン層上に
アルミニウムを付着形成させる。本発明の好適実
施例に於いては、窒化シリコン突出部の端部と孔
内に付着形成されたアルミニウムとの間に連続し
た間隙が存在する様にアルミニウムを窒化シリコ
ン層上と孔内に付着形成させるものである。
以下添付の図面を参考に、本発明の具体的実施
の態様に付いて詳細に説明する。第１図は、半導
体物質（好適にはシリコン）からなるウエハ１０
とその上に形成された約0.9乃至1.5μｍ（通常は
約1.45μｍ）の厚さを有する酸化シリコン層１２
の１部を示している。この酸化シリコン層は従来
技術を使用して形成されるものである。
の態様に付いて詳細に説明する。第１図は、半導
体物質（好適にはシリコン）からなるウエハ１０
とその上に形成された約0.9乃至1.5μｍ（通常は
約1.45μｍ）の厚さを有する酸化シリコン層１２
の１部を示している。この酸化シリコン層は従来
技術を使用して形成されるものである。
第２図に示した如く、酸化シリコン層１２の上
に約700Åの厚さを有する窒化シリコン層１４を
形成する。窒化シリコン層１４は、従来技術を使
用して、好適には低圧力CVD技術を使用して付
着形成させる。
に約700Åの厚さを有する窒化シリコン層１４を
形成する。窒化シリコン層１４は、従来技術を使
用して、好適には低圧力CVD技術を使用して付
着形成させる。
次いで、第３図に示した如く、ウエツトエツチ
ング技術を使用して、窒化シリコン層１４の１部
を除去し、酸化シリコン層１２の矩形表面部分１
２ａを露出させる。
ング技術を使用して、窒化シリコン層１４の１部
を除去し、酸化シリコン層１２の矩形表面部分１
２ａを露出させる。
次いで、表面部分１２ａの下に存在する酸化シ
リコン層１２を従来の酸化物エツチング技術を使
用してエツチング処理し、酸化シリコン層１２内
に孔１６を形成する。第４図に示した如く、窒化
シリコン層１４がアンダーカツトされて片持梁状
の窒化シリコン突出部１４ａ（好適には約2μｍの
幅）が孔１６の周辺部に形成される様に孔１６を
形成する。
リコン層１２を従来の酸化物エツチング技術を使
用してエツチング処理し、酸化シリコン層１２内
に孔１６を形成する。第４図に示した如く、窒化
シリコン層１４がアンダーカツトされて片持梁状
の窒化シリコン突出部１４ａ（好適には約2μｍの
幅）が孔１６の周辺部に形成される様に孔１６を
形成する。
最後に第５図に示した如く、約0.7乃至1.0μｍ
の厚さを有するアルミニウム層１８を窒化シリコ
ン層１４の上に付着形成し、且つ、好ましくは、
孔１６内にも付着形成させて、合せマークを完成
する。この場合には、孔１６が比較的浅い所定の
深さに設定されているので、孔１６内に完全に充
填させてアルミニウムを付着させることにより第
５図の如き構成を得ることが可能である。第６図
に示した本発明の好適実施例に於いては、孔１６
はウエハ１０の表面に至るまでエツチングが成さ
れている。更に、この好適実施例に於いては、ア
ルミニウム層１８が窒化シリコン層１４上に付着
形成されると共に、孔１６内にも付着形成されて
おり、窒化シリコン突出部１４ａと孔１６内に形
成されたアルミニウムのマウンド２０との間に連
続的な間隙ｇが存在するように形成されている。
この場合には、孔１６内にアルミニウムが完全に
充填される前にアルミニウムの付着を停止させる
ことにより第６図の如き構成を得ることが可能で
ある。
の厚さを有するアルミニウム層１８を窒化シリコ
ン層１４の上に付着形成し、且つ、好ましくは、
孔１６内にも付着形成させて、合せマークを完成
する。この場合には、孔１６が比較的浅い所定の
深さに設定されているので、孔１６内に完全に充
填させてアルミニウムを付着させることにより第
５図の如き構成を得ることが可能である。第６図
に示した本発明の好適実施例に於いては、孔１６
はウエハ１０の表面に至るまでエツチングが成さ
れている。更に、この好適実施例に於いては、ア
ルミニウム層１８が窒化シリコン層１４上に付着
形成されると共に、孔１６内にも付着形成されて
おり、窒化シリコン突出部１４ａと孔１６内に形
成されたアルミニウムのマウンド２０との間に連
続的な間隙ｇが存在するように形成されている。
この場合には、孔１６内にアルミニウムが完全に
充填される前にアルミニウムの付着を停止させる
ことにより第６図の如き構成を得ることが可能で
ある。
次いで、電子ビーム直接描画方式によつてこの
ウエハを走査し、合せマークに関連した特定の波
形パターンを認識することによつて電子ビーム直
接描画方式とウエハとの整合が行なわれる。
ウエハを走査し、合せマークに関連した特定の波
形パターンを認識することによつて電子ビーム直
接描画方式とウエハとの整合が行なわれる。
この様に、本発明によつては片持梁状の窒化シ
リコン突出部上にアルミニウムを付着形成させて
いるので、直接描画方式によつて容易に且つ正確
に認識可能であるような鮮明に画定された端部を
提供するものである。例えば、第６図に示した本
発明の好適実施例に付いて説明すると、走査用の
電子ビームが孔１６内に導入されると、その電子
は窒化シリコン突出部１４ａの下方にトラツプさ
れ、従つて窒化シリコン突出部１４ａ上に形成さ
れたアルミニウム層１８の周端部１８ａが直接描
画方式に正確に画定された端部を提供することを
可能とするものである。従つて、この様な端部
は、後にウエハにサブマイクロンの線幅でパター
ン形成する場合に十分な精度をもつて電子ビーム
方式と整合することを許容する高精度の基準マー
クとして機能するものである。
リコン突出部上にアルミニウムを付着形成させて
いるので、直接描画方式によつて容易に且つ正確
に認識可能であるような鮮明に画定された端部を
提供するものである。例えば、第６図に示した本
発明の好適実施例に付いて説明すると、走査用の
電子ビームが孔１６内に導入されると、その電子
は窒化シリコン突出部１４ａの下方にトラツプさ
れ、従つて窒化シリコン突出部１４ａ上に形成さ
れたアルミニウム層１８の周端部１８ａが直接描
画方式に正確に画定された端部を提供することを
可能とするものである。従つて、この様な端部
は、後にウエハにサブマイクロンの線幅でパター
ン形成する場合に十分な精度をもつて電子ビーム
方式と整合することを許容する高精度の基準マー
クとして機能するものである。
本明細書に開示した合せマークの形状は本発明
にとつてクリテイカルなものではなく、湾曲した
端部でも直線状の端部でも又その両方を有する場
合でも良い、しかしながら、曲線状の端部を有す
る孔１６の場合よりも、矩形、正方形、レタリン
グなどの直線状の端部を有する孔１６の方が一層
正確に認識可能な合せマークを構成可能なもので
ある。
にとつてクリテイカルなものではなく、湾曲した
端部でも直線状の端部でも又その両方を有する場
合でも良い、しかしながら、曲線状の端部を有す
る孔１６の場合よりも、矩形、正方形、レタリン
グなどの直線状の端部を有する孔１６の方が一層
正確に認識可能な合せマークを構成可能なもので
ある。
以上、本発明の具体的構成に付いて詳細に説明
したが、本発明はこれら具体例に限定されるべき
ものではなく、本発明の技術的範囲を逸脱するこ
となしに種々の変形が可能であることは勿論であ
る。
したが、本発明はこれら具体例に限定されるべき
ものではなく、本発明の技術的範囲を逸脱するこ
となしに種々の変形が可能であることは勿論であ
る。
第１図は上部に酸化シリコン層を有する半導体
物質からなるウエハの１部を示した断面図、第２
図は第１図の構成に於いて酸化シリコン層上に窒
化シリコン層を形成した状態を示した断面図、第
３図は第２図の構成に於いて窒化シリコン層内に
開口をエツチング形成し酸化シリコン層の表面部
分を露出した状態を示した断面図、第４図は第３
図の構成に於いて酸化シリコン層内に孔を形成し
た状態を示した断面図、第５図は第４図の構成に
於いてアルミニウム層を付着形成した状態を示し
た断面図、第６図は本発明の合せマークの好適実
施例の構成を示した断面図、である。 （符号の説明）、１０：ウエハ、１２：酸化シ
リコン層、１４：窒化シリコン層、１６：孔、１
８：アルミニウム層。
物質からなるウエハの１部を示した断面図、第２
図は第１図の構成に於いて酸化シリコン層上に窒
化シリコン層を形成した状態を示した断面図、第
３図は第２図の構成に於いて窒化シリコン層内に
開口をエツチング形成し酸化シリコン層の表面部
分を露出した状態を示した断面図、第４図は第３
図の構成に於いて酸化シリコン層内に孔を形成し
た状態を示した断面図、第５図は第４図の構成に
於いてアルミニウム層を付着形成した状態を示し
た断面図、第６図は本発明の合せマークの好適実
施例の構成を示した断面図、である。 （符号の説明）、１０：ウエハ、１２：酸化シ
リコン層、１４：窒化シリコン層、１６：孔、１
８：アルミニウム層。
Claims (1)
- 【特許請求の範囲】 １ 電子ビーム直接描画方式における合せマーク
において、 (a) 半導体物質からなるウエハの表面に形成した
酸化シリコン層と、 (b) 前記酸化シリコン層内に形成した孔と、 (c) 片持梁状の窒化シリコン突出部が前記孔の周
囲に形成されるように前記酸化シリコン層上に
形成した窒化シリコン層と、 (d) 前記窒化シリコン突出部上及び前記孔内に付
着形成したアルミニウム物質と、 を有しており、前記孔が比較的浅い所定の深さに
設定されており前記窒化シリコン突出部から斜め
上方に延在するアルミニウム突起部が形成されて
いることを特徴とする合せマーク。 ２ 電子ビーム直接描画方式における合せマーク
において、 (a) 半導体物質からなるウエハの表面に形成した
酸化シリコン層と、 (b) 前記酸化シリコン層内に形成した孔と、 (c) 片持梁状の窒化シリコン突出部が前記孔の周
囲に形成されるように前記酸化シリコン層上に
形成した窒化シリコン層と、 (d) 前記窒化シリコン突出部上及び前記孔内の底
部上に付着形成したアルミニウム物質と、 を有しており、前記孔の底部上に付着形成したア
ルミニウム物質はマウンド形状をしており前記シ
リコン突出部と前記マウンド形状アルミニウム物
質との間に連続的な間隙が形成されていることを
特徴とする合せマーク。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/260,514 US4351892A (en) | 1981-05-04 | 1981-05-04 | Alignment target for electron-beam write system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57186334A JPS57186334A (en) | 1982-11-16 |
| JPH0363207B2 true JPH0363207B2 (ja) | 1991-09-30 |
Family
ID=22989471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57073524A Granted JPS57186334A (en) | 1981-05-04 | 1982-05-04 | Matching mark in electron beam drawing system |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4351892A (ja) |
| EP (1) | EP0065449B1 (ja) |
| JP (1) | JPS57186334A (ja) |
| CA (1) | CA1195437A (ja) |
| DE (1) | DE3272435D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4407933A (en) * | 1981-06-11 | 1983-10-04 | Bell Telephone Laboratories, Incorporated | Alignment marks for electron beam lithography |
| US4487653A (en) * | 1984-03-19 | 1984-12-11 | Advanced Micro Devices, Inc. | Process for forming and locating buried layers |
| US4907066A (en) * | 1986-12-05 | 1990-03-06 | Cornell Research Foundation, Inc. | Planar tungsten interconnect with implanted silicon |
| US4746621A (en) * | 1986-12-05 | 1988-05-24 | Cornell Research Foundation, Inc. | Planar tungsten interconnect |
| AU3273589A (en) * | 1988-11-14 | 1990-05-17 | Gte Valenite Corporation | Coolant inducing adapter |
| US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
| DE4026225A1 (de) * | 1990-08-18 | 1992-02-20 | Bosch Gmbh Robert | Schichttraeger |
| US5087322A (en) * | 1990-10-24 | 1992-02-11 | Cornell Research Foundation, Inc. | Selective metallization for high temperature semiconductors |
| US5876819A (en) * | 1995-02-17 | 1999-03-02 | Mitsubishi Denki Kabushiki Kaisha | Crystal orientation detectable semiconductor substrate, and methods of manufacturing and using the same |
| DE19904571C1 (de) * | 1999-02-04 | 2000-04-20 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsanordnung aus zwei Substraten, wobei die Schaltungsstrukturen des Substrate exakt gegeneinander ausgerichtet sind |
| JP2002118049A (ja) * | 2000-10-06 | 2002-04-19 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3956527A (en) * | 1973-04-16 | 1976-05-11 | Ibm Corporation | Dielectrically isolated Schottky Barrier structure and method of forming the same |
| DE2520743C3 (de) * | 1975-05-09 | 1981-02-05 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterscheibe mit einer Justiermarke zur Justierung in einem Gerät für Elektronenstrahl-Belichtung und Verfahren zum Herstellen |
| JPS51132085A (en) * | 1975-05-12 | 1976-11-16 | Fujitsu Ltd | Manufacturing method of semiconductor device |
| JPS5370688A (en) * | 1976-12-06 | 1978-06-23 | Toshiba Corp | Production of semoconductor device |
| US4109029A (en) * | 1977-01-24 | 1978-08-22 | Hughes Aircraft Company | High resolution electron beam microfabrication process for fabricating small geometry semiconductor devices |
| JPS53135578A (en) * | 1977-04-30 | 1978-11-27 | Fujitsu Ltd | Mark protection method |
| JPS55125628A (en) * | 1979-03-22 | 1980-09-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Position detecting mark for electron beam exposure |
| US4272561A (en) * | 1979-05-29 | 1981-06-09 | International Business Machines Corporation | Hybrid process for SBD metallurgies |
-
1981
- 1981-05-04 US US06/260,514 patent/US4351892A/en not_active Expired - Lifetime
-
1982
- 1982-05-03 CA CA000402158A patent/CA1195437A/en not_active Expired
- 1982-05-04 DE DE8282400808T patent/DE3272435D1/de not_active Expired
- 1982-05-04 EP EP82400808A patent/EP0065449B1/en not_active Expired
- 1982-05-04 JP JP57073524A patent/JPS57186334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0065449B1 (en) | 1986-08-06 |
| EP0065449A2 (en) | 1982-11-24 |
| US4351892A (en) | 1982-09-28 |
| DE3272435D1 (en) | 1986-09-11 |
| JPS57186334A (en) | 1982-11-16 |
| EP0065449A3 (en) | 1983-08-03 |
| CA1195437A (en) | 1985-10-15 |
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